CN114706444B

CN114706444B - 一种高电源抑制比、快速启动的带隙基准电路

Info

Publication number: CN114706444B
Application number: CN202210257905.1A
Authority: CN
Inventors: 李威; 董元涛; 杜涛; 罗和平
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2022-03-16
Filing date: 2022-03-16
Publication date: 2023-03-24
Anticipated expiration: 2042-03-16
Also published as: CN114706444A

Abstract

本发明属于集成电路技术领域，具体为一种高电源抑制比、快速启动的带隙基准电路。本发明的带隙基准电路包括：预调节电路，用于提高电路电源噪声抑制比；使能电路，用于产生偏置电路和带隙基准核心电路的启动使能信号，通过正反馈电路结构加快整体电路的启动速度；偏置电路，用于为基准核心电路的放大器提供偏置电流，采用与电源无关的偏置结构；带隙基准核心电路，通过正负温度系数的电压补偿产生与温度无关的稳定电压。最后得到的带隙基准电路具有高电源抑制比、快速启动的优点，可为模拟集成电路设计提供稳定的基准电压，提高芯片的性能。

Description

一种高电源抑制比、快速启动的带隙基准电路

技术领域

本发明属于集成电路技术领域，具体涉及到一种高电源抑制比、快速启动的带隙基准电路的设计。

背景技术

在模拟集成电路和数模混合集成电路设计领域，带隙基准电路是一个重要的组成部分。在电源管理系统设计、模拟与数字转换器、功率放大器等电路中，带隙基准电路的性能特性好坏将直接影响到整个电路系统的稳定性和精度。带隙基准的电源抑制比是反应输出电压抑制电源电压变化的参数，在电源电压较低的电源管理系统电路中，信号噪声在带隙基准电路中的影响十分明显，因此高电源抑制比的带隙基准在电路设计中越来越重要。带隙基准电路中存在着简并偏置点，即带隙基准电路整体有两种工作状态，一种是整体电路一直处于关闭状态，另一种是整体电路处于正常工作状态，所以需要启动电路来使电路脱离关闭状态，启动电路的性能也决定了带隙基准电路的整体性能。

带隙基准电路的设计基本思路一般是利用正负不同温度系数的电压来进行补偿，从而得到与温度无关的基准电压源。其中，负温度系数电压一般是利用双极性晶体管发射极和基极之间的结电压来获得；正温度系数电压一般是通过让两个双极性晶体管工作在不相等的电流密度下，它们的基极和发射极之间的电压差值与绝对温度成正比。通过正负温度系数的电压补偿可以设计出低温漂、高精度的带隙基准电路。

在带隙基准的启动电路中，通常采用PMOS管作为启动的开关。当启动电路启动速度较慢或者在电路正常工作状态下PMOS管没有被完全开闭时，PMOS管会泄露一部分电流到偏置电流电路上，导致偏置电路电流失配，尤其在低功耗的电路中，启动电路的泄露电流可能会达到数十纳安，使得电流失配十分严重，电流的失配会导致带隙基准电路的输出电压失调。在启动电路启动后，带隙基准电路由关闭状态切换到正常工作状态，当电源电压发生波动时，带隙基准电路的输出需要在电源噪声较宽的频率范围内对电源电压的波动表现出很强的抑制能力，基准电路的高电源抑制比是电路在电源电压波动情况下稳定工作的重要保障。

发明内容

本发明是为了针对传统的带隙基准电路电源抑制比较低、启动过程较缓慢的问题，提出了一种电源抑制比较高、启动速度较快的带隙基准电路结构。

本发明的技术方案为：一种高电源抑制比、快速启动的带隙基准电路，包括预调节电路、使能电路、偏置电流电路和带隙基准核心电路。预调节电路用来提高电路的电源噪声抑制比。使能电路是为了使基准电路在电源上电后能够关闭偏置电路和带隙基准核心电路的启动电路，在摆脱简并偏置点后，使整体电路正常稳定工作。电路的两个输出端EN和ENN的输出电平通过CTRL输入端的输入电平变换而不断切换，从而控制偏置电流电路和带隙基准核心电路的工作状态切换。偏置电流电路为带隙基准核心电路提供与电源无关的电流使得整体电路正常工作。

本发明的整体电路结构由使能电路、偏置电流电路、带隙基准核心电路和预调节电路组成。

所述的使能电路包括第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第一电阻R1、第二电阻R2、第一反相器INV1、第二反相器INV2、第三反相器INV3。第一PMOS管PM1的漏极和第二PMOS管PM2的栅极、第二电阻R2相连接，三者共同构成上拉电路，VDD与第一PMOS管PM1和第二PMOS管PM2的源极连接，VDD通过第二PMOS管PM2的漏极输出高电平，输出端EN和第三反相器INV3输出端连接，输出端ENN和第二反相器输出端相连接。当PM2的漏极被拉到高电平时，EN输出端输出低电平，ENN输出端输出高电平。第一NMOS管NM1的栅极和第二NMOS管NM2栅极、第四NMOS管栅极、第一电阻R1相连接，第一NMOS管NM1源极和第四NMOS管NM4漏极、第五NMOS管NM5漏极相连接；第二NMOS管的漏极和第三NMOS管的栅极连接，第一NMOS管NM1的漏极、第二PMOS管PM2的漏极和第一反相器INV1输入端连接；第一反相器INV1和第五NMOS管NM5的栅极相连接，加快电路下拉速度。第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5构成下拉电路，当CTRL为高电平时，EN输出端输出高电平，ENN输出端输出低电平。

所述的偏置电流电路，ENN输入端信号由使能电路提供，第三PMOS管PM3、第四PMOS管PM4、第三电阻R3、第一电阻C1构成启动电路，当使能电路的CTRL端输入高电平时，偏置电流电路开始工作。其中，第五PMOS管PM5的栅极连接到第六PMOS管PM6栅极，第五PMOS管PM5的漏极连接到第七PMOS管PM7的源极；第六PMOS管PM6的漏极和自身的栅极、第八PMOS管PM8的源极、第九PMOS管PM9的栅极相连；第七PMOS管PM7的栅极连接到第八PMOS管PM8栅极，第七PMOS管PM7的漏极和第六NMOS管NM6的漏极、第六NMOS管NM6的栅极、第七NMOS管NM7的栅极、第四PMOS管的PM4的漏极相连；第七NMOS管的源极和第四电阻R4相连；第八PMOS管PM8的漏极和自身的栅极、第七NMOS管NM7的漏极、第十PMOS管PM10的栅极相连；第九PMOS管PM9的漏极和第十PMOS管PM10的源极相连；第十PMOS管PM10的漏极和第八NMOS管NM8的漏极、第八NMOS管NM8的栅极、第九NMOS管NM9的栅极、第十NMOS管NM10的栅极相连；第九NMOS管NM9的漏极和第十一PMOS管PM11的漏极、第十一PMOS管PM11的栅极、第十二PMOS管PM12的栅极、VBP输出端相连接；第十二PMOS管PM12的漏极和第十NMOS管的漏极相连接。

所述的带隙基准核心电路，EN信号和ENN信号由启动电路提供，VBP信号由偏置电流电路提供。电路包括第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第五电阻R5、第六电阻R6、第七电阻R7、第一三极管Q1、第二三极管Q2。第十五PMOS管PM15和第十六PMOS管PM16的栅极相连接，第十五PMOS管PM15的漏极和第十NMOS管NM13的栅极、第十二NMOS管NM12的漏极相连接；第十六PMOS管PM16的漏极和第十三NMOS管NM13的漏极相连接；第十二NMOS管NM12的栅极和第十一NMOS管NM11、输出端口VREF相连接；放大器的正反馈端和第六电阻R6、第十三NMOS管NM13的源极相连接；放大器的负反馈端和第五电阻R5、第七电阻R7相连接；第一三极管Q1的发射极和第七电阻R7连接；第二三极管Q2的发射极和第六电阻连接；第一三极管Q1和第二三极管Q2的集电极均连接到地。

所述的带隙基准核心电路的误差放大器电路，第十七PMOS管PM17和第二十PMOS管PM20的栅极与VBP端相连；PM17的漏极和第十八PMOS管PM18的源极、第十九PMOS管PM19的源极相连；PM18的漏极连接到第十四NMOS管NM14的漏极、NM14的栅极、第十五NMOS管NM15的栅极和第十六NMOS管NM16的漏极；NM16的栅极和ENN端口相连；PM19的漏极和NM15的漏极、第八电阻R8、第十七NMOS管NM17的栅极连接；PM20的漏极和第二电容C2、NM17的漏极、NM18的栅极相连；第二十一PMOS管PM21的栅极、漏极和NM18的漏极、AMP_OUT端相连；NM14、NM15、NM16、NM17、NM18的源极均连接到地；PM17、PM20、PM21的源极均连接到电源。

所述的预调节电路，第二十二PMOS管PM22和第二十三PMOS管PM23、第二十五PMOS管PM25和第二十六PMOS管PM26、第二十一NMOS管NM21和第二十二NMOS管NM22为电流镜连接方式，第十九NMOS管NM19栅极连接到第二十一NMOS管NM21和第二十二NMOS管NM22的栅极，第二十NMOS管NM20栅极与第二十四PMOS管PM24、第二十五PMOS管PM25和第二十六PMOS管PM26栅极连接，Vpsr端口连接到使能电路、偏置电流电路和带隙基准核心电路

本发明的有益效果为：本发明一方面采用预调节电路将电源电压和带隙基准核心电路隔离，并且采用反馈回路减小噪声波动影响；另一方面采用三级放大器提高运放增益，从而提高带隙基准整体电路的电源抑制比。本发明的使能电路为偏置电流电路和带隙基准核心电路提供使能信号，使能电路利用多级反相器加入正反馈回路加快使能信号切换速度，减少整体电路启动时间。

附图说明

图1是本发明中的整体电路结构图

图2是本发明中的使能电路图

图3是本发明中的偏置电流电路图

图4是本发明中的带隙基准核心电路图

图5是本发明中的误差放大器电路图

图6是本发明中的预调节电路图

图7是本发明中的电路启动时间仿真结果图

图8是本发明中的电路的电源抑制比仿真结果图

具体实施方式

下面结合附图对本发明进行详细的描述。

本发明的整体电路结构图如图1所示，由使能电路、偏置电流电路、带隙基准核心电路和预调节电路组成。其中，所述的使能电路如图2所示，第一PMOS管PM1、第二PMOS管PM2、第二电阻R2构成上拉电路；第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5构成下拉电路。当CTRL输入端输入低电平时，使能端EN输出低电平，使能端ENN输出高电平，整体带隙基准电路处于关闭状态；当CTRL输入端输入高电平时，使能端EN输出高电平，使能端ENN输出低电平，整体带隙基准电路脱离简并偏置点开始稳定正常工作。第一反相器INV1和第五NMOS管NM5构成下拉电路的正反馈回路，当CTRL端的输入由低电平向高电平变化时，正反馈回路可加快输出使能信号的翻转，加快整体电路的启动速度。

所述的偏置电流电路如图3所示，偏置电流电路为带隙基准电路提供一个与电源电压无关的偏置电流。其中，ENN通过CTRL控制下被拉到低电平时，第三PMOS管PM3处于开启状态，VDD通过第三电阻R3向第一电容C1充电，为第四PMOS管PM4的栅极提供高电平，将其关闭，使偏置电路脱离简并偏置点。第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第六NMOS管NM6、第七NMOS管NM7构成第一电流镜部分，为确定该支路电路的电流加入第四电阻R4。确定了该支路电路的电流后，通过第九PMOS管PM9和第十PMOS管PM10将该电流复制到第二支路，同时第八NMOS管NM8和第九NMOS管NM9构成第二电流镜部分，通过第十一PMOS管PM11和第十二PMOS管PM12输出给带隙基准核心电路。确定了第六NMOS管NM6的宽长比

第七NMOS管NM7与第六NMOS管NM6的宽长比的比值K和第四电阻R4的电阻值后，根据第七NMOS管NM7与第六NMOS管NM6的栅极电压相等，可推导得到流过第七NMOS管NM7的电流的表达式为：

通过将第九PMOS管PM9、第十PMOS管PM10设置成与第六PMOS管PM6、第八PMOS管PM8相同的宽长比，可得到与第一支路相同的电流。通过调节第八NMOS管NM8和第九NMOS管NM9的宽长比，可得到合适的偏置电流，为基准核心电路的误差放大器提供合适的直流工作点，保证放大器工作在线性范围。当电源电压变化时，放大器的输入电压失调也会对基准电压，本发明的偏置电流电路受电源电压影响较小，保证运放的失调较小，从而调高电路的电源抑制比。

所述的带隙基准核心电路如图4所示，第五电阻R5、第六电阻R6、第七电阻R7、第一三极管Q1、第二三极管Q2构成基准电路的温度补偿电路。负温度系数电压是利用三级管Q1、Q2的发射极和射极之间的结电压V_EB；正温度系数电压是通过让三极管Q1、Q2工作在不相等的电流密度下，则它们的基极和发射极之间的电压差值与绝对温度成正比。三极管Q1和Q2除了发射结面积不同外其他都相同，确定Q1和Q2的发射结面积比值n之后，可推导出Q1和Q2基极之间的压差为：

其中，V_T为热电压，I为流过Q2集电极的电流，I_S为发射结的反向饱和电流。通过正负温度系数的电压补偿使得带隙基准电路的温度系数较低。电路设计中让R5和R6相等，可推导出VREF端输出电压为：

其中，第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13构成带隙基准核心电路的启动电路。当CTRL端为低电平时，EN端输出低电平，ENN端输出高电平。此时，第十四PMOS管PM14处于导通状态，将第十三PMOS管PM13的栅极电压拉高，PM13处于关断状态；第十一NMOS管NM11栅极被拉高，处于导通状态，将VREF端拉低到地，同时将第十二NMOS管NM12栅极拉低，NM12处于关闭状态；第十五PMOS管PM15和第十六PMOS管PM16导通，将第十三NMOS管NM13栅极拉高，NM13栅极通过电阻R6和第十一NMOS管NM11连接到地，通过调整电阻R6的阻值，为放大器提供一个合适的电压，使得整体电路脱离简并点。当CTRL端输入高电平后，EN端为高电平，将PM14关断，ENN端为低电平，将NM11关断，NM12导通后将第十三NMOS管NM13栅极拉低，从而关闭启动电路部分。

所述的误差放大器如图5所示，NM14管、NM15管、PM18管和PM19管为误差放大器的第一级，NM17管和PM20管为误差放大器的第二级，NM18管和PM21管为误差放大器的第三级，电阻R8和电容C2构成误差放大器的环路补偿结构。本发明采用多级放大器结构，提高误差放大器的增益，从而提高带隙基准的电源抑制比。与在输出端增加电容的方法相比，一方面可以减小版图总体面积，另一方面可以减少带隙基准电路启动过程中的过冲时间，从而减少总体电路的启动时间。

所述的预调节电路如图6所示，PM22管和PM23管、PM25管和PM26管、NM21管和NM22管为电流镜连接方式，NM19管栅极连接到NM21管和NM22管的栅极，NM20管栅极与PM24管、PM25管和PM26管栅极连接，Vpsr端口连接到偏置电流电路和带隙基准核心电路。预调节电路的主要作用是将电源电压与带隙基准核心电路隔离开，同时加入了反馈电路，从而减小电源噪声对带隙基准电路的影响。Vpsr通过PM25管、NM21管和NM20管形成负反馈回路。当Vpsr电压升高，PM25管和NM21管的支路电流增加，NM21管漏极电压会升高，从而NM20管的栅极电压升高，PM23管和NM20管的支路电流增加，导致PM23管的漏极电压降低，即Vpsr电压降低。因此，当Vpsr受到电路噪声影响波动时，通过反馈回路可以快速抑制噪声带来的影响，提高电路的电路抑制比。

图7为本发明的电路启动时间仿真结果，约为701.14ns。本发明的电路电源抑制比仿真曲线如图8所示，由图中可以看出，在低频时其电源抑制比可以达到-106.26dB，在频率为10⁵Hz时，电源抑制比可以达到-47.33dB。与专利《一种自偏置高电源抑制比基准电路》(申请号201610473881.8)相比，本发明专利在低频时提高了约29dB。从性能指标可以看出，本发明的带隙基准电路具有启动时间较快、电源抑制比较高的特点。

本领域的普通技术人员可以根据本发明公开的这些电路做出各种不脱离本发明实质的其它具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims

1.一种高电源抑制比、快速启动的带隙基准电路，其特征在于包括使能电路、偏置电流电路、带隙基准核心电路和预调节电路；

所述的使能电路包括第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第一电阻R1、第二电阻R2、第一反相器INV1、第二反相器INV2、第三反相器INV3；第一PMOS管PM1的漏极和第二PMOS管PM2的栅极、第二电阻R2相连接，三者共同构成上拉电路，VDD与第一PMOS管PM1和第二PMOS管PM2的源极连接，VDD通过第二PMOS管PM2的漏极输出高电平，输出端EN和第三反相器INV3输出端连接，输出端ENN和第二反相器输出端相连接；第一NMOS管NM1的栅极和第二NMOS管NM2栅极、第四NMOS管栅极、第一电阻R1相连接，第一NMOS管NM1源极和第四NMOS管NM4漏极、第五NMOS管NM5漏极相连接；第二NMOS管的漏极和第三NMOS管的栅极连接，第一NMOS管NM1的漏极、第二PMOS管PM2的漏极和第一反相器INV1输入端连接；第一反相器INV1和第五NMOS管NM5的栅极相连接；第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5构成下拉电路；第一反相器INV1、第五NMOS管NM5和第一NMOS管NM1形成正反馈回路，从而加快电路下拉速度，减小整体电路启动时间；

所述的偏置电流电路包括第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、第三电阻R3、第四电阻R4、第一电容C1、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10；第三PMOS管PM3、第四PMOS管PM4、第三电阻R3、第一电容C1构成启动电路，第五PMOS管PM5的栅极连接到第六PMOS管PM6栅极，第五PMOS管PM5的漏极连接到第七PMOS管PM7的源极；第六PMOS管PM6的漏极和自身的栅极、第八PMOS管PM8的源极、第九PMOS管PM9的栅极相连；第七PMOS管PM7的栅极连接到第八PMOS管PM8栅极，第七PMOS管PM7的漏极和第六NMOS管NM6的漏极、第六NMOS管NM6的栅极、第七NMOS管NM7的栅极、第四PMOS管PM4的漏极相连；第七NMOS管的源极和第四电阻R4相连；第八PMOS管PM8的漏极和自身的栅极、第七NMOS管NM7的漏极、第十PMOS管PM10的栅极相连；第九PMOS管PM9的漏极和第十PMOS管PM10的源极相连；第十PMOS管PM10的漏极和第八NMOS管NM8的漏极、第八NMOS管NM8的栅极、第九NMOS管NM9的栅极、第十NMOS管NM10的栅极相连；第九NMOS管NM9的漏极和第十一PMOS管PM11的漏极、第十一PMOS管PM11的栅极、第十二PMOS管PM12的栅极、VBP输出端相连接；第十二PMOS管PM12的漏极和第十NMOS管的漏极相连接；

所述的带隙基准核心电路包括第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第五电阻R5、第六电阻R6、第七电阻R7、第一三极管Q1、第二三极管Q2；第十五PMOS管PM15和第十六PMOS管PM16的栅极相连接，第十五PMOS管PM15的漏极和第十NMOS管NM13的栅极、第十二NMOS管NM12的漏极相连接；第十六PMOS管PM16的漏极和第十三NMOS管NM13的漏极相连接；第十二NMOS管NM12的栅极和第十一NMOS管NM11的漏极、输出端口VREF相连接；放大器的负反馈端和第六电阻R6、第十三NMOS管NM13的源极相连接；放大器的正反馈端和第五电阻R5、第七电阻R7相连接；第一三极管Q1的发射极和第七电阻R7连接；第二三极管Q2的发射极和第六电阻连接；第一三极管Q1和第二三极管Q2的集电极均连接到地；误差放大器采用三级放大结构提高增益，从而提高整体带隙基准电源抑制比；

所述的预调节电路包括第二十二PMOS管PM22、第二十三PMOS管PM23、第二十四PMOS管PM24、第二十五PMOS管PM25、第二十六PMOS管PM26、第十九NMOS管NM19、第二十NMOS管NM20、第二十一NMOS管NM21、第二十二NMOS管NM22；第二十二PMOS管PM22和第二十三PMOS管PM23、第二十五PMOS管PM25和第二十六PMOS管PM26、第二十一NMOS管NM21和第二十二NMOS管NM22为电流镜连接方式，第十九NMOS管NM19栅极连接到第二十一NMOS管NM21和第二十二NMOS管NM22的栅极，第二十NMOS管NM20栅极与第二十四PMOS管PM24、第二十五PMOS管PM25和第二十六PMOS管PM26栅极连接；Vpsr通过PM25管、NM20管形成负反馈回路，当电源电压受到噪声影响时，通过反馈回路来抑制噪声引起的电压波动。