KR100863002B1 - 밴드갭 기준 전압 생성 회로 - Google Patents

밴드갭 기준 전압 생성 회로 Download PDF

Info

Publication number
KR100863002B1
KR100863002B1 KR1020070014147A KR20070014147A KR100863002B1 KR 100863002 B1 KR100863002 B1 KR 100863002B1 KR 1020070014147 A KR1020070014147 A KR 1020070014147A KR 20070014147 A KR20070014147 A KR 20070014147A KR 100863002 B1 KR100863002 B1 KR 100863002B1
Authority
KR
South Korea
Prior art keywords
voltage
node
current
transistor
bandgap
Prior art date
Application number
KR1020070014147A
Other languages
English (en)
Other versions
KR20080075253A (ko
Inventor
변상진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070014147A priority Critical patent/KR100863002B1/ko
Publication of KR20080075253A publication Critical patent/KR20080075253A/ko
Application granted granted Critical
Publication of KR100863002B1 publication Critical patent/KR100863002B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

본 발명의 밴드갭 기준 전압 생성 회로는 기준 전압을 생성하는 밴드갭 전압 발생부; 및 전류량을 제어하여 일정한 바이어스 전압을 밴드갭 전압 발생부내 오피 앰프에 입력하는 전류 제어 공급부를 포함한다.
밴드갭, 기준 전압, 공급 전압

Description

밴드갭 기준 전압 생성 회로 {BandGap Reference Voltage Generation Circuit}
도 1은 종래 기술에 의한 밴드갭 기준 전압 생성 회로도,
도 2는 본 발명에 의한 밴드갭 기준 전압 생성 회로의 블록도,
도 3은 도 2에 도시한 전류 제어 공급부의 블록도,
도 4는 도 3에 도시한 전류 제어 공급부의 상세 회로도,
도 5는 도 2에 도시한 밴드갭 전압 발생부의 상세 회로도,
도 6은 도 5에 도시한 밴드갭 전압 발생부 내 오피 앰프의 상세 회로도,
도 7은 도 2에 도시한 밴드갭 전압 발생부의 다른 실시예를 나타낸 상세 회로도,
도 8은 도 7에 도시한 오피 앰프의 상세 회로도,
도 9는 본 발명에 의한 밴드갭 기준 전압 생성 회로의 기준 전압과 바이어스 신호의 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 바이어스부 200 : 밴드갭 전압 발생부
210 : 전원부 220 : 전압-전류 변환부
230 : 전류-전압 변환부 300 : 전류 제어 공급부
300-1 : 전압 조절부 310 : 커런트 미러부
320 : 전류 제공부 330 : 바이어스 전압 출력부
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 밴드갭 기준 전압 생성 회로에 관한 것이다.
밴드갭 기준 전압 생성 회로는 반도체 집적 회로에 채용되어 안정된 바이어스를 공급한다. 상기 밴드갭 기준 전압 생성 회로는 주로 아날로그/디지털 변환부 또는 디지털/아날로그 변환부의 기준 전압을 제공하고 온도나 공정 변화에 안정적인 특징을 갖는다. 최근 들어, 배터리로 동작되는 휴대용 장치들이 널리 보급됨에 따라 저전력 및 저전원 동작에 대한 요구들이 증가되고 있다.
도 1은 종래 기술에 의한 밴드갭 기준 전압 생성 회로도이다.
도시한 것과 같이 종래 기술에 의한 밴드갭 기준 전압 생성 회로는 바이어스부(100) 및 밴드갭 전압 발생부(200)로 구성된다.
상기 바이어스부(100)는 제1 엔모스 트랜지스터(NM1)와 제1 저항(R1)으로 구성된다. 상기 제1 엔모스 트랜지스터(NM1)는 게이트와 드레인이 연결되고 소스가 접지 라인에 연결되고 드레인에서 바이어스 신호(NBIAS)를 출력한다. 상기 제1 저항(R1)은 공급 전압(VDD)과 상기 제1 엔모스 트랜지스터(NM1)의 드레인 전극 사이에 연결된다. 상기 제1 엔모스 트랜지스터(NM1)는 게이트와 드레인이 연결되어 다 이오드와 같은 기능을 하므로 드레인-소스 전압(VDS)이 증가할수록 일정 전압(예:0.7V) 이상에서는 기하급수적으로 전류가 상승하는 특성을 갖고 있다. 상기 바이어스부(100)는 상기 제1 엔모스 트랜지스터(NM1)와 상기 제1 저항(R1)과의 전압 분배에 의해 상기 바이어스부(100)에 흐르는 전류량이 결정되는데 상기 공급 전압(VDD)의 변동에 따라 상기 바이어스 신호(NBIAS)의 전압 또한 변동이 생긴다.
상기 제1 저항(R1)의 크기를 크게 하더라도 상기 제1 엔모스 트랜지스터(NM1)의 채널 랭스 모듈레이션(Channel Length Modulation) 때문에 상기 공급 전압(VDD)이 증가함에 따라 상기 바이어스 신호(NBIAS)의 전압은 점차 증가하게 된다.
상기 밴드갭 전압 발생부(200)는 상기 바이어스 신호(NBIAS)를 입력 받아 기준 전압(VREF)을 생성한다. 따라서, 상기 바이어스 신호(NBIAS)가 변동됨에 따라 상기 밴드갭 전압 발생부(200)의 출력인 기준 전압(VREF) 또한 일정한 레벨을 유지하기 힘들다. 그러므로 상기 바이어스부(100)는 상기 공급 전압(VDD)의 변동에 안정적인 바이어스 신호(NBIAS)를 공급해야 할 필요성이 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 공급 전압의 증가함에 따른 기준 전압의 변화 정도를 감소시킨 밴드갭 기준 전압 생성 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 밴드갭 기준 전압 생성 회로 는 기준 전압을 생성하는 밴드갭 전압 발생부; 및 전류량을 제어하여 일정한 바이어스 전압을 상기 밴드갭 전압 발생부 내 오피 앰프에 입력하는 전류 제어 공급부를 포함한다.
본 발명의 밴드갭 기준 전압 생성 회로의 다른 실시예는 기준 전압을 생성하는 밴드갭 전압 발생부; 일정한 비율로 전류가 흐르는 제1 노드와 제2 노드에 각각 연결된 트랜지스터의 전압차에 의해 전류량을 조절하는 전압 조절부; 및 상기 제2 노드의 전압을 입력 받아 일정 전압을 생성하여 상기 밴드갭 전압 발생부내 오피 앰프에 입력하는 바이어스 전압 출력부를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 의한 밴드갭 기준 전압 생성 회로의 블록도이다.
도시한 것과 같이, 본 발명에 의한 밴드갭 기준 전압 생성 회로는 전류 제어 공급부(300) 및 밴드갭 전압 발생부(200)로 구성된다.
상기 전류 제어 공급부(300)는 전류량을 제어하여 상기 공급 전압의 변동에 따라 일정한 바이어스 전압(NBIAS)을 상기 밴드갭 전압 발생부(200)내 오피 앰프에 입력한다. 종래 기술에 의하면 상기 공급 전압(VDD)이 증가함에 따라 채널 랭스 모듈레이션에 의한 영향 등으로 상기 바이어스 신호(NBIAS)의 전압 증가가 심하였다. 이로 인해 상기 바이어스 신호(NBIAS)가 상기 밴드갭 전압 발생부(200) 내 오피 앰프에 입력되면 상기 오피 앰프의 출력 전위를 낮추어 결국 상기 밴드갭 전압 발생부(200)의 출력인 기준 전압(VREF) 또한 상승한다. 이를 해결하기 위해서는 본 발 명은 상기 바이어스 신호(NBIAS)가 상기 공급 전압(VDD)의 증가에 따라 변동이 적은 바이어스 신호(NBIAS)를 생성하므로 이를 입력 받은 상기 밴드갭 전압 발생부(200)는 일정한 기준 전압(VREF)을 생성한다.
상기 밴드갭 전압 발생부(200)는 상기 바이어스 신호(NBIAS)를 입력 받아 기준 전압(VREF)을 생성한다. 상기 밴드갭 전압 발생부(200)는 일반적인 밴드갭 전압 발생 회로로 구현할 수 있다.
도 3은 도 2에 도시한 전류 제어 공급부(300)의 블록도이다.
도시한 것과 같이, 상기 전류 제어 공급부(300)는 전압 조절부(300-1) 및 바이어스 전압 출력부(330)로 구성된다.
상기 전압 조절부(300-1)는 일정한 비율로 전류가 흐르는 제1 노드(N1)와 제2 노드(N2)에 각각 연결된 트랜지스터의 전압차에 의해 전류량을 조절한다.
상기 전압 조절부는 커런트 미러부(310)와 전류 제어부(320)로 구성된다.
상기 커런트 미러부(310)는 제1 노드(N1)와 제2 노드(N2)에 흐르는 전류의 비를 조절한다. 상기 커런트 미러부(310)는 일반적인 커런트 미러 회로를 사용하여 구현할 수 있다.
상기 전류 제어부(320)는 상기 제1 노드(N1)와 상기 제2 노드(N2)에 흐르는 전류의 크기를 조절한다. 상기 커런트 미러부(310)에서 상기 제1 노드(N1)와 상기 제2 노드(N2)에 흐르는 전류의 비를 조절하였지만, 상기 제1 노드(N1)의 전류가 변동되면 상기 제2 노드(N2)의 전류도 변동된다. 상기 전류 제어부(320)는 상기 제2노드(N2)에 특정 전류가 흐르도록 조절한다. 특히, 상기 전류 제어부(320)는 상기 공급 전압(VDD)의 변화에도 일정한 전류를 출력한다.
상기 바이어스 전압 출력부(330)는 상기 제2 노드(N2) 전압을 입력 받아 일정한 바이어스 전압(NBIAS)을 생성한다. 상기 제2 노드(N2) 전압은 상기 공급 전압(VDD) 변동에도 일정한 전압을 유지하므로 상기 제2 노드(N2) 전압을 입력 받아 상기 바이어스 전압 출력부(320)는 일정한 바이어스 전압을 생성한다. 상기 바이어스 전압 출력부(330)는 일반적인 바이어스 회로로 구현 가능하다. 단, 상기 바이어스 전압 출력부(330)의 입력 전압은 상기 제2 노드(N2) 전압인 점에서 차이가 있다.
도 4는 도 3에 도시한 전류 제어 공급부(300)의 상세 회로도이다.
도시한 것과 같이, 상기 커런트 미러부(310)는 제1,제2 피모스 트랜지스터(PM1,PM2)로 구성된다. 상기 제1 피모스 트랜지스터(PM1)는 상기 공급 전압(VDD)을 소스에 입력받고 상기 제1 노드(N1)에 드레인이 연결된다. 상기 제2 피모스 트랜지스터(PM2)는 상기 공급 전압(VDD)을 소스에 입력받고 상기 제2 노드(N2)에 드레인이 연결되고, 게이트와 드레인이 연결되어 구성된다.
상기 제1,제2 피모스 트랜지스터(PM1,PM2)는 게이트-소스 전압(VGs)이 동일하므로, 상기 제1,제2 피모스 트랜지스터(PM1,PM2)가 동일 특성을 갖는 피모스 트랜지스터인 경우 상기 제1 노드(N1)에 흐르는 전류(I1)와 상기 제2 노드(N2)에 흐르는 전류(I2)의 크기는 같다.
상기 제1,제2 피모스 트랜지스터(PM1,PM2)의 게이트 폭이 다른 경우, 상기 제1 노드(N1)에 흐르는 전류(I1)와 상기 제2 노드(N2)에 흐르는 전류(I2)는 게이트 폭의 비에 따라 결정된다. 이로써 상기 커런트 미러부(310)는 상기 제1 노드(N1)와 상기 제2 노드(N2)에 흐르는 전류비를 조절할 수 있다.
이하에서는, 상기 제1 노드(N1)와 상기 제2 노드(N2)에 흐르는 전류의 크기가 같은 경우로 설명하겠다.
상기 전류 제어부(320)는 제1,제2 엔모스 트랜지스터(NM1,NM2)와 제1 저항(R1)으로 구성된다. 상기 제1 엔모스 트랜지스터(NM1)는 상기 제1 노드(N1)에 드레인이 연결되고 접지 라인에 소스가 연결되고 드레인과 게이트가 연결된다. 상기 제2 엔모스 트랜지스터(NM2)는 상기 제2 노드(N2)에 드레인이 연결되고 게이트에 상기 제1 엔모스 트랜지스터(NM1)의 게이트와 연결된다. 상기 제1 저항(R1)은 상기 제2 엔모스 트랜지스터(NM2)의 소스와 접지 라인 사이에 연결된다.
상기 제1 엔모스 트랜지스터(NM1)의 게이트-소스 전압(VGS1)은 상기 제2 엔모스 트랜지스터(NM2)의 게이트-소스 전압(VGS2)과 제1 저항(R1) 양단에 걸리는 전압의 합과 같으므로 상기 제1 저항(R1)과 상기 제1,제2 엔모스 트랜지스터(NM1,NM2)의 사이즈(예:게이트 폭)에 의해 상기 제1,제2 엔모스 트랜지스터(NM1,NM2)에 흐르는 전류를 조절할 수 있다. 따라서, 상기 공급 전압(VDD)이 변동에 의해서도 상기 제2 노드(N2)에 일정한 전류가 흐르게 된다.
상기 바이어스 전압 출력부(330)는 제3 피모스 트랜지스터(PM3)와 제3 엔모스 트랜지스터(NM3)로 구성된다.
상기 제3 피모스 트랜지스터(PM3)는 상기 제2 노드(N2) 전압을 게이트에 입력받고 상기 공급 전압(VDD)을 소스에 입력 받는다. 상기 제3 엔모스 트랜지스 터(NM3)는 상기 제3 피모스 트랜지스터(PM3)의 드레인과 드레인이 연결되고 접지 라인에 소스가 연결되고 드레인과 게이트를 연결하여 구성한다.
상기 제3 피모스 트랜지스터(PM3) 또한 상기 제1,제2 피모스 트랜지스터(PM1,PM2)와 게이트-소스 전압(VGS3)이 같으므로 상기 제1,제2 피모스 트랜지스터(PM1,PM2)와 그 특성이 같은 피모스 트랜지스터인 경우 상기 제3 피모스 트랜지스터(PM3)에 흐르는 전류의 크기는 상기 제2 노드(N2)에 흐르는 전류와 같다. 따라서, 상기 제3 엔모스 트랜지스터(PM3)에 흐르는 전류는 상기 제3 피모스 트랜지스터(PM3)에 흐르는 전류와 같으므로 상기 제3 엔모스 트랜지스터(NM3)의 드레인 전압인 바이어스 신호(NBIAS)는 공급 전압(VDD)의 변동에 따라 일정한 전압이 된다.
도 5는 도 2에 도시한 상기 밴드갭 전압 발생부(200)의 일 실시예를 나타낸 상세 회로도이다.
도시한 것과 같이, 상기 밴드갭 전압 발생부(200)는 전원부(210), 전압-전류 변환부(220) 및 전류-전압 변환부(230)로 구성된다.
상기 전원부(210)는 제4,제5 피모스 트랜지스터(PM4,PM5), 제1 오피 앰프(OP1), 제1 저항(R1) 및 제1,제2 바이폴라 트랜지스터(Q1,Q2)로 구성된다. 상기 전원부(210)는 온도 변화에 비례하는 전류와 반비례하는 전압을 생성한다.
상기 전압-전류 변환부(220)는 제2 오피 앰프(OP2), 제6 피모스 트랜지스터(PM6) 및 제2 저항(R2)으로 구성된다.상기 전압-전류 변환부(220)는 온도에 반비례한 전압을 전류로 변환시킨다.
상기 전류-전압 변환부(230)는 제7,제8 피모스 트랜지스터(PM7,PM8) 및 제3 저항(R3)으로 구성된다. 상기 전류-전압 변환부(230)는 상기 전원부(210)의 온도 변화에 비례하는 전류와 상기 전압-전류 변환부(220)의 온도 변화에 반비례한 전류의 합을 전압으로 변환 시킨다. 따라서, 상기 밴드갭 전압 발생부(200)는 온도 변화에 변화가 적은 기준 전압(VREF)을 생성한다.
도 6은 도 5에 도시한 밴드갭 전압 발생부 내 제1,제2 오피 앰프(OP1,OP2)의 상세 회로도이다.
도시한 것과 같이 상기 제1,제2 오피 앰프(211,221)는 제9 내지 제11 피모스 트랜지스터(PM9~PM11), 제4 내지 제 7 엔모스 트랜지스터(NM4~NM7)로 구성된다.
상기 바이어스 신호(NBIAS)가 상기 제6 엔모스 트랜지스터(NM6)의 게이트에 입력되어 상기 오피 앰프(OP)에 흐르는 전류량을 제어함을 알 수 있다.
도 7은 상기 밴드갭 전압 발생부(200)의 다른 실시예를 나타낸 상세 회로도이다.
도시한 것과 같이, 상기 밴드갭 전압 발생부(200)는 제3 오피 앰프(OP3), 제12 피모스 트랜지스터(PM12), 제4,제5,제6 저항(R4,R5,R6) 및 제3,제4 바이폴라 트랜지스터(Q3,Q4)로 구성된다.
상기 제12 피모스 트랜지스터(PM12)는 상기 제3 오피 앰프(OP3)의 출력이 게이트에 입력되고 상기 공급 전압(VDD)이 소스에 입력된다. 상기 제4 저항(R4)은 상기 제12 피모스 트랜지스터(PM12)의 드레인과 상기 제3 바이폴라 트랜지스터(Q3)의 에미터 전극 사이에 위치한다. 상기 제3 바이폴라 트랜지스터(Q3)는 베이트 전극과 컬렉터 전극을 연결한다.
상기 제5 저항(R5)은 상기 제12 피모스 트랜지스터(PM12)의 드레인 전극과 상기 제6 저항(R6) 사이에 위치한다. 상기 제6 저항(R6)은 상기 제5 저항(R5)과 상기 제4 바이폴라 트랜지스터(Q4)의 에미터 전극의 사이에 위치한다. 상기 제4 바이폴라 트랜지스터(Q4)는 베이스 전극과 컬렉터 전극을 연결하여 구성한다.
도 8은 도 7에 도시한 제3 오피 앰프(OP3)의 상세 회로도이다.
도시한 것과 같이, 상기 제3 오피 앰프(260)는 제13,제14 피모스 트랜지스터(PM13,PM14), 제8,제9,제10 엔모스 트랜지스터(NM8,NM9,NM10)로 구성된다.
상기 제13 피모스 트랜지스터(PM13)는 공급 전압(VDD)를 소스에 입력받고 게이트와 드레인을 연결하여 구성한다. 상기 제14 피모스 트랜지스터(PM14)는 상기 제13 피모스 트랜지스터(PM13)의 게이트와 게이트를 연결하고 상기 공급 전압(VDD)을 소스에 입력받는다.
상기 제8,제9 엔모스 트랜지스터(NM8,NM9)는 상기 제13,제14 피모스 트랜지스터(PM13,PM14)의 드레인에 각각 드레인이 연결되고, 각각 상기 오피 앰프(OP)의 제1,제2 입력 전압(Va,Vb)을 게이트에 입력받고, 각각의 소스를 연결한다. 상기 제10 엔모스 트랜지스터(NM10)는 상기 제8,제9 엔모스 트랜지스터(NM8,NM9)의 소스에 드레인을 연결하고 상기 바이어스 신호(NBIAS)를 게이트에 입력 받는다.
즉, 상기 바이어스 신호(NBIAS)가 상기 제10 엔모스 트랜지스터(NM10)의 게이트에 입력되어 상기 오피 앰프(OP)에 흐르는 전류량을 제어함을 알 수 있다.
도 9는 본 발명에 의한 밴드갭 기준 전압 생성 회로의 기준 전압과 바이어스 신호의 그래프이다.
도시한 것과 같이, 상기 공급 전압(VDD) 증가에 따라 상기 바이어스 신호(NBIAS_NEW) 및 상기 기준 전압(VREF_NEW)은 종래 기술에 의한 바이어스 신호(NBIAS_OLD) 및 기준 전압(VREF_OLD)에 비해 변동되는 정도가 적음을 알 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 밴드갭 기준 전압 생성 회로는 공급 전압이 증가함에 따른 변동이 적은 기준 전압을 생성하여 보다 안정적인 기준 전압을 공급할 수 있게 된다.

Claims (14)

  1. 제1 노드에 연결된 제1 트랜지스터와 제2 노드에 연결된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 게이트 폭 차이에 의해 전류량을 가변시키는 전류 제어부;
    상기 제1 노드와 상기 제2 노드에 흐르는 전류의 비를 조절하는 커런트 미러부;
    상기 제2 노드의 전압을 입력 받아 바이어스 전압을 생성하는 바이어스 전압 출력부; 및
    상기 바이어스 전압에 응답하여 기준 전압을 생성하는 밴드갭 전압 발생부를 포함하는 밴드갭 기준 전압 생성 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 전류 제어부는,
    상기 제2 트랜지스터에 연결된 제1 저항 소자에 의해 전류량을 가변시키는 것을 특징으로 하는 밴드갭 기준 전압 생성 회로.
  5. 제 4 항에 있어서,
    상기 전류 제어부는,
    상기 제1 트랜지스터에 연결된 제2 저항 소자를 추가로 포함하는 것을 특징으로 하는 밴드갭 기준 전압 생성 회로.
  6. 제 1 항에 있어서,
    상기 밴드갭 전압 발생부는,
    상기 바이어스 전압에 따라 흐르는 전류량이 가변되는 오피 앰프를 구비하는 것을 특징으로 하는 밴드갭 기준 전압 생성 회로.
  7. 제 1 항에 있어서,
    상기 밴드갭 전압 발생부는,
    온도 변화에 따라 일정한 기준 전압을 생성하는 밴드 갭 회로로 구성된 것을 특징으로 하는 밴드갭 기준 전압 생성 회로.
  8. 기준 전압을 생성하는 밴드갭 전압 발생부;
    일정한 비율로 전류가 흐르는 제1 노드와 제2 노드에 각각 연결된 트랜지스터의 전압차에 의해 전류량을 조절하는 전압 조절부; 및
    상기 제2 노드의 전압을 입력 받아 일정 전압을 생성하여 상기 밴드갭 전압 발생부내 오피 앰프에 입력하는 바이어스 전압 출력부를 포함하는 밴드갭 기준 전압 생성 회로.
  9. 제 8 항에 있어서,
    상기 전압 조절부는,
    상기 제1 노드와 상기 제2 노드에 연결된 트랜지스터의 게이트 폭의 차이에 의해 전류량을 가변시키는 것을 특징으로 하는 밴드갭 기준 전압 생성 회로.
  10. 제 8 항에 있어서,
    상기 전압 조절부는,
    상기 제1 노드와 상기 제2 노드에 연결된 트랜지스터의 각각의 드레인이 상기 제1 노드와 상기 제2 노드에 연결되고 게이트단이 서로 연결되어 있는 것을 특징으로 하는 밴드갭 기준 전압 생성 회로.
  11. 제 8 항에 있어서,
    상기 전압 조절부는,
    상기 트랜지스터에 연결된 저항 소자에 의해 전류량을 가변시키는 것을 특징 으로 하는 밴드갭 기준 전압 생성 회로.
  12. 제 8 항에 있어서,
    상기 바이어스 전압 출력부는,
    상기 제2 노드의 전압에 따라 구동되어 전류량을 조절하는 트랜지스터; 및
    상기 트랜지스터에 연결된 다이오드성 소자를 포함하는 것을 특징으로 하는 밴드갭 기준 전압 생성 회로.
  13. 제 8 항에 있어서,
    상기 오피 앰프는 상기 전류 제어 공급부의 출력에 따라 전류량이 가변되는 것을 특징으로 하는 밴드갭 기준 전압 생성 회로.
  14. 제 8 항에 있어서,
    상기 밴드갭 기준 전압 발생부는,
    온도 변화에 따라 일정한 기준 전압을 생성하는 밴드 갭 회로로 구성된 것을 특징으로 하는 밴드갭 기준 전압 생성 회로.
KR1020070014147A 2007-02-12 2007-02-12 밴드갭 기준 전압 생성 회로 KR100863002B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070014147A KR100863002B1 (ko) 2007-02-12 2007-02-12 밴드갭 기준 전압 생성 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070014147A KR100863002B1 (ko) 2007-02-12 2007-02-12 밴드갭 기준 전압 생성 회로

Publications (2)

Publication Number Publication Date
KR20080075253A KR20080075253A (ko) 2008-08-18
KR100863002B1 true KR100863002B1 (ko) 2008-10-13

Family

ID=39878939

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070014147A KR100863002B1 (ko) 2007-02-12 2007-02-12 밴드갭 기준 전압 생성 회로

Country Status (1)

Country Link
KR (1) KR100863002B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115113676B (zh) * 2021-03-18 2024-03-01 纮康科技股份有限公司 具有温度补偿功能的参考电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5451860A (en) 1993-05-21 1995-09-19 Unitrode Corporation Low current bandgap reference voltage circuit
KR970055486A (ko) * 1995-12-26 1997-07-31 김광호 시동회로를 구비한 밴드갭 기준전압 발생회로
US5955873A (en) 1996-11-04 1999-09-21 Stmicroelectronics S.R.L. Band-gap reference voltage generator
KR20050096761A (ko) * 2004-03-31 2005-10-06 한국소프트웨어진흥원 기준전압 발생회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5451860A (en) 1993-05-21 1995-09-19 Unitrode Corporation Low current bandgap reference voltage circuit
KR970055486A (ko) * 1995-12-26 1997-07-31 김광호 시동회로를 구비한 밴드갭 기준전압 발생회로
US5955873A (en) 1996-11-04 1999-09-21 Stmicroelectronics S.R.L. Band-gap reference voltage generator
KR20050096761A (ko) * 2004-03-31 2005-10-06 한국소프트웨어진흥원 기준전압 발생회로

Also Published As

Publication number Publication date
KR20080075253A (ko) 2008-08-18

Similar Documents

Publication Publication Date Title
KR101465598B1 (ko) 기준 전압 발생 장치 및 방법
KR101241378B1 (ko) 기준 바이어스 발생 회로
TWI386773B (zh) 運算放大器、獨立於溫度的系統與能帶間隙參考電路
US8188785B2 (en) Mixed-mode circuits and methods of producing a reference current and a reference voltage
US20140091780A1 (en) Reference voltage generator
KR20000071415A (ko) 피드백 제어되는 저전압 전류 싱크/소스
KR100795013B1 (ko) 밴드 갭 레퍼런스 회로와 이를 이용한 온도 정보 출력장치
US20170248984A1 (en) Current generation circuit, and bandgap reference circuit and semiconductor device including the same
CN104516391B (zh) 一种低功耗低温漂的cmos基准电压源
KR20160038665A (ko) 밴드갭 회로 및 관련 방법
US20060125460A1 (en) Reference current generator
CN109450415A (zh) 一种延迟电路
US20190163224A1 (en) Bandgap reference circuit
CN118760299A (zh) 用于低电压的电流模式带隙的方法和电路
CN102354251A (zh) 带隙基准电压电路
US7157893B2 (en) Temperature independent reference voltage generator
KR20190049551A (ko) 밴드갭 레퍼런스 회로
JP2006133916A (ja) 基準電圧回路
KR100863002B1 (ko) 밴드갭 기준 전압 생성 회로
US10642304B1 (en) Low voltage ultra-low power continuous time reverse bandgap reference circuit
US6486646B2 (en) Apparatus for generating constant reference voltage signal regardless of temperature change
CN113434005B (zh) 一种可控电阻电路
JP2006260209A (ja) 電圧制御電圧源
CN107728690B (zh) 能隙参考电路
JP2001175343A (ja) カレントミラー回路及びその電流調整方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee