JPS59110211A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS59110211A JPS59110211A JP21975582A JP21975582A JPS59110211A JP S59110211 A JPS59110211 A JP S59110211A JP 21975582 A JP21975582 A JP 21975582A JP 21975582 A JP21975582 A JP 21975582A JP S59110211 A JPS59110211 A JP S59110211A
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- JP
- Japan
- Prior art keywords
- differential amplifier
- transistor
- control voltage
- pair
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は可変利得増幅器の利得制御回路に関し、特に多
段で構成される可変利得増幅器の利得制御回路の構成に
関する。
段で構成される可変利得増幅器の利得制御回路の構成に
関する。
（２）従来技術の説明
従来、この種の可変利得増幅器には、第１図に示す差動
増幅器を用い、Ｖｌに交流信号をＶ２に制御電圧を供給
して可変利得増幅器として広く利用されてきている。第
１図に示す差動増幅器の特徴はＶ１＝Ｏとした時には、
Ｖ２の電圧を変化させても負荷抵抗Ｒ，Ｌでの電圧降下
ＶＩ。
増幅器を用い、Ｖｌに交流信号をＶ２に制御電圧を供給
して可変利得増幅器として広く利用されてきている。第
１図に示す差動増幅器の特徴はＶ１＝Ｏとした時には、
Ｖ２の電圧を変化させても負荷抵抗Ｒ，Ｌでの電圧降下
ＶＩ。
は−足となることである。すなわちＶＬＲＬ・２となる
。従ってＶｏ ”０となる。すなわち、上記の様に可変
利得増幅器全構成した時には、出力トランジスタＱｌ、
Ｑ２．Ｑ３．Ｑ４の直流動作点が制御電圧■２にかかｂ
らず一定となっており、従って大きな出力のダイナミッ
クレンジが得られる。
。従ってＶｏ ”０となる。すなわち、上記の様に可変
利得増幅器全構成した時には、出力トランジスタＱｌ、
Ｑ２．Ｑ３．Ｑ４の直流動作点が制御電圧■２にかかｂ
らず一定となっており、従って大きな出力のダイナミッ
クレンジが得られる。
一方、第１図に示す差動増幅器の交流入力信号に対する
利得Ｇ ： Ｖｏ／Ｖ１ と制御電圧■２との関係は
第２図の様になることがよく知られている。すなわち、
Ｖ２Ｏ，−Ｖ２Ｏの２つの制御電圧に対して交流入力信
号に対しては同一の利得ＧＯを取ることになる。このこ
とは−足利得Ｇ。
利得Ｇ ： Ｖｏ／Ｖ１ と制御電圧■２との関係は
第２図の様になることがよく知られている。すなわち、
Ｖ２Ｏ，−Ｖ２Ｏの２つの制御電圧に対して交流入力信
号に対しては同一の利得ＧＯを取ることになる。このこ
とは−足利得Ｇ。
を得るための制御電圧Ｖ２を与えるために、例えばトラ
ンジスタＱ６のペースを一定電圧にして、トランジスタ
Ｑ５のペース電圧を制御電圧として一■。０から＋ＶＣ
Ｃｔで変化させたときに所定の利得ＧＯが得られる電圧
値がＶ２Ｏ，−Ｖ２Ｏの２点存在し、しかもそれぞれで
は出力の位相関係が互いに逆であシ、自動利得制御回路
を構成する場合には正帰還回路になるか、負帰還口 −
路になるかのいずれの場合も存在し、不向きであった。
ンジスタＱ６のペースを一定電圧にして、トランジスタ
Ｑ５のペース電圧を制御電圧として一■。０から＋ＶＣ
Ｃｔで変化させたときに所定の利得ＧＯが得られる電圧
値がＶ２Ｏ，−Ｖ２Ｏの２点存在し、しかもそれぞれで
は出力の位相関係が互いに逆であシ、自動利得制御回路
を構成する場合には正帰還回路になるか、負帰還口 −
路になるかのいずれの場合も存在し、不向きであった。
（３）ｉ期の目的
本発明の目的は上記欠点を解決し、任意の制御電圧Ｖ２
に対して可変利得増幅器の利得’ｔ 一意的に決定でき
るようにした利得制御回路を提供することにある。
に対して可変利得増幅器の利得’ｔ 一意的に決定でき
るようにした利得制御回路を提供することにある。
（４）発明の構成
不発明によれば第１のトランジスタと第２のトランジス
タの各々のペースが共通に接続され、第３のトランジス
タと第４のトランジスタの各々のペースが共通に接続さ
れ第１のトランジスタと第４のトランジスタの各々のコ
レクタが共通に接続され、抵抗を介して電源と接続され
ており、第２のトランジスタと第３のトランジスタの各
々のコレクタが共通に接続され、抵抗を介して電源と接
続されており、第５のトランジスタと第６のトランジス
タは各々のエミッタが共通に接続され足電流源を介して
接地されており、第５のトランジスタのコレクタは第１
のトランジスタと第３のトランジスタの各々のエミッタ
に共通に接続され、第６のトランジスタのコレクタは第
２のトランジスタと第４のトランジスタの各々のエミッ
タに共通に接続され、第１のトランジスタのベースと第
３のトランジスタのベース全第１の入力端子対とし、第
５のトランジスタのベースと第６のトランジスタのベー
スを第２の入力端子対とした第１の差動増幅器と、第１
の差動増幅器と同じ構成の第２の差動増幅器と、第７の
トランジスタと第８のトランジスタは各々のエミッタが
共通に接続され、定電流源を介して接地され、第７のト
ランジスタのコレクタと第８のトランジスタのコレクタ
は抵抗を介して接続され、第７のトランジスタのコレク
タは抵抗を介して電源と接続され、第７のトランジスタ
のベースと第８のトランジスタのベースを入力端子対と
する制御電圧変換用差動増幅器とからなり、出力を制御
する制御電圧が第１の差動増ｊ層器の第１の入力端子対
と前記制御電圧変換用差動増幅器の入力端子対に印加さ
れ、第１の差動増幅器の＠２の入力端子対には前記制御
電圧変換用差動増幅器の第７のトランジスタのコレクタ
と第８のトランジスタのコレクタとの間に接続された抵
抗の両端に取り出される制御電圧変換用差動増幅器の出
力電圧が供給され、＠２の差動増幅器の第１の入力端子
には変流入力信号が供給され、第２の差動増幅器の第２
の入力端子対には、第１の差動増幅器の出力電圧に比例
する電圧が供給され、第２の差動増幅器の出力が第１の
差動増幅器に入力される制御電圧により制御されること
を特徴とする利得制御回路が得られる。
タの各々のペースが共通に接続され、第３のトランジス
タと第４のトランジスタの各々のペースが共通に接続さ
れ第１のトランジスタと第４のトランジスタの各々のコ
レクタが共通に接続され、抵抗を介して電源と接続され
ており、第２のトランジスタと第３のトランジスタの各
々のコレクタが共通に接続され、抵抗を介して電源と接
続されており、第５のトランジスタと第６のトランジス
タは各々のエミッタが共通に接続され足電流源を介して
接地されており、第５のトランジスタのコレクタは第１
のトランジスタと第３のトランジスタの各々のエミッタ
に共通に接続され、第６のトランジスタのコレクタは第
２のトランジスタと第４のトランジスタの各々のエミッ
タに共通に接続され、第１のトランジスタのベースと第
３のトランジスタのベース全第１の入力端子対とし、第
５のトランジスタのベースと第６のトランジスタのベー
スを第２の入力端子対とした第１の差動増幅器と、第１
の差動増幅器と同じ構成の第２の差動増幅器と、第７の
トランジスタと第８のトランジスタは各々のエミッタが
共通に接続され、定電流源を介して接地され、第７のト
ランジスタのコレクタと第８のトランジスタのコレクタ
は抵抗を介して接続され、第７のトランジスタのコレク
タは抵抗を介して電源と接続され、第７のトランジスタ
のベースと第８のトランジスタのベースを入力端子対と
する制御電圧変換用差動増幅器とからなり、出力を制御
する制御電圧が第１の差動増ｊ層器の第１の入力端子対
と前記制御電圧変換用差動増幅器の入力端子対に印加さ
れ、第１の差動増幅器の＠２の入力端子対には前記制御
電圧変換用差動増幅器の第７のトランジスタのコレクタ
と第８のトランジスタのコレクタとの間に接続された抵
抗の両端に取り出される制御電圧変換用差動増幅器の出
力電圧が供給され、＠２の差動増幅器の第１の入力端子
には変流入力信号が供給され、第２の差動増幅器の第２
の入力端子対には、第１の差動増幅器の出力電圧に比例
する電圧が供給され、第２の差動増幅器の出力が第１の
差動増幅器に入力される制御電圧により制御されること
を特徴とする利得制御回路が得られる。
（５）実施例
以下本発明を実施例を用いて説明する。
第３図は本発明の１実施例を示している。トランジスタ
Ｑ１〜Ｑ６で構成される差動増幅器は、利得制御回路を
構成する第１の差動増幅器であり、第１の入力端子対に
は、電圧ｖ２が印加されており、第２の入力端子対には
トランジスタＱ７． Ｑ８から構成される制御電圧変換
用差動増幅器の出力が供給されている。
Ｑ１〜Ｑ６で構成される差動増幅器は、利得制御回路を
構成する第１の差動増幅器であり、第１の入力端子対に
は、電圧ｖ２が印加されており、第２の入力端子対には
トランジスタＱ７． Ｑ８から構成される制御電圧変換
用差動増幅器の出力が供給されている。
さらに、前記第２の入力端子対の一方の入力端子である
トランジスタＱ５のベースハ、抵抗Ｒ１−介して、電源
電圧端子ＶＣＣに接続されている。
トランジスタＱ５のベースハ、抵抗Ｒ１−介して、電源
電圧端子ＶＣＣに接続されている。
第１の差動増幅器の出力は抵抗Ｒ５，Ｒ６，抵抗Ｒ７，
Ｒ８でそれぞれ分圧されて第２の差動増幅器の第２の入
力端子対にＶ２Ｏなる電圧を供給している。ここでＲ５
とＲ６，Ｒ７とＲ８は同じ値である。またトランジスタ
Ｑ７．Ｑ８で構成すれる制御電圧変換用差動増幅器は、
Ｖ２ ’ｅ入力電圧として動作し、Ｖ２＝０ のときに
トランク３ＩＩ Ｒ３の両端の電圧ｖ２はｖ２＝ ２ となる。一方、Ｖ
２が０より次第にプラス側に増加していくと、トランジ
スタＱ７を流れる電流Ｉ７はトランジスタＱ８’を流れ
る電流工８よりも次第に大きくなり、ｌ７＝１１となる
まで増加し、それ以上■２が増加してもＩ７は変化しな
い。一方ｖ２がＯより次第にマイナス側に減少していく
とトランジスタＱ８を流れる電流Ｉ８はトランジスタＱ
’ｌ流れる電流Ｉ７よりも次第に大きくな、り、ｌ８＝
１１となるまで増加し、それ以下にｖ２が減少してもＩ
８は変化しない。
Ｒ８でそれぞれ分圧されて第２の差動増幅器の第２の入
力端子対にＶ２Ｏなる電圧を供給している。ここでＲ５
とＲ６，Ｒ７とＲ８は同じ値である。またトランジスタ
Ｑ７．Ｑ８で構成すれる制御電圧変換用差動増幅器は、
Ｖ２ ’ｅ入力電圧として動作し、Ｖ２＝０ のときに
トランク３ＩＩ Ｒ３の両端の電圧ｖ２はｖ２＝ ２ となる。一方、Ｖ
２が０より次第にプラス側に増加していくと、トランジ
スタＱ７を流れる電流Ｉ７はトランジスタＱ８’を流れ
る電流工８よりも次第に大きくなり、ｌ７＝１１となる
まで増加し、それ以上■２が増加してもＩ７は変化しな
い。一方ｖ２がＯより次第にマイナス側に減少していく
とトランジスタＱ８を流れる電流Ｉ８はトランジスタＱ
’ｌ流れる電流Ｉ７よりも次第に大きくな、り、ｌ８＝
１１となるまで増加し、それ以下にｖ２が減少してもＩ
８は変化しない。
また、トランジスタＱ７のコレクタ電圧は定電流源に流
れる電流１１と抵抗Ｒ４で決まｎ 一定テある。一方Ｖ
２ （ｔｉ Ｖ２＝Ｒ３Ｉ ８ テ示すし、工８が■２
で変化する範囲では変化するがその変化幅はＯからＲ３
１１までの範囲である。
れる電流１１と抵抗Ｒ４で決まｎ 一定テある。一方Ｖ
２ （ｔｉ Ｖ２＝Ｒ３Ｉ ８ テ示すし、工８が■２
で変化する範囲では変化するがその変化幅はＯからＲ３
１１までの範囲である。
この様子を第４図に、Ｖ２’ｌｋパラメータにして図示
する。
する。
図においてＡ、 Ｂ、 Ｃ，Ｄ は、第３図において
Ａ、 Ｂ； Ｃ，Ｄ で示された点の電位を示す。次
に、トランジスタＱｌｌ〜Ｑ１６から構成される第２の
差動増幅器は第１の入力端子対には交流信号ｖＩＮが供
給されており、出力の交流信号レベルＶ。
Ａ、 Ｂ； Ｃ，Ｄ で示された点の電位を示す。次
に、トランジスタＱｌｌ〜Ｑ１６から構成される第２の
差動増幅器は第１の入力端子対には交流信号ｖＩＮが供
給されており、出力の交流信号レベルＶ。
は、第４図テＶ２０２５Ｅ Ｖ２０≧Ｏテ、り ！Ｄ
カ）、Ｖ２の変化に対して単調に変化しているから一意
的に決定される。すなわち第２の差動増幅器で構成され
る可変利得増幅器の利得Ｇ＝Ｖｏ／′ｖＩＮＦｉ第１の
差動増幅器の＠１の入力端子対に入力される電圧Ｖ２に
、よって一意的に決定されることになる。
カ）、Ｖ２の変化に対して単調に変化しているから一意
的に決定される。すなわち第２の差動増幅器で構成され
る可変利得増幅器の利得Ｇ＝Ｖｏ／′ｖＩＮＦｉ第１の
差動増幅器の＠１の入力端子対に入力される電圧Ｖ２に
、よって一意的に決定されることになる。
なお、第３図において、第１図に示される差動増幅器を
ｎ個追加して第３の差動増幅器の第１の入力端子対は前
段第２の差動増幅器の出方端子と接続し、第２の入力端
子対は前段第２の差動増幅器の第２の入力端子対とそれ
ぞれ接続し、順次第（ｎ＋２）の差動増幅器まで追加し
て、可変利得増幅器の構成ｆｎ＋２個の差動増幅器で構
成して、１段の差動増幅器で構成される可変利得増幅器
の最大利得Ｇ。ＭＡＸ 最小利得ＧＯＭＩＮに対して
１最大利得ＧＭＡＸｆＧＭＡＸ＝Ｑ （ｎ＋２）最
小利得ＧＭＩＮをＧＭ Ｉ Ｎ＝ａＸ ＧＯＭＩＮ”＋２）まで拡張し、可変利得増幅器の最大
利得？上げ、かつ可変利得幅”（ＧＯＭＡＸ／ＧｏＭＩ
Ｘ）２から（ＧｏＭＡｘ／ＧｏＭＩＸ）（ｎ＋２）まで
と拡張してダイナミックレンジを拡げることが出来る。
ｎ個追加して第３の差動増幅器の第１の入力端子対は前
段第２の差動増幅器の出方端子と接続し、第２の入力端
子対は前段第２の差動増幅器の第２の入力端子対とそれ
ぞれ接続し、順次第（ｎ＋２）の差動増幅器まで追加し
て、可変利得増幅器の構成ｆｎ＋２個の差動増幅器で構
成して、１段の差動増幅器で構成される可変利得増幅器
の最大利得Ｇ。ＭＡＸ 最小利得ＧＯＭＩＮに対して
１最大利得ＧＭＡＸｆＧＭＡＸ＝Ｑ （ｎ＋２）最
小利得ＧＭＩＮをＧＭ Ｉ Ｎ＝ａＸ ＧＯＭＩＮ”＋２）まで拡張し、可変利得増幅器の最大
利得？上げ、かつ可変利得幅”（ＧＯＭＡＸ／ＧｏＭＩ
Ｘ）２から（ＧｏＭＡｘ／ＧｏＭＩＸ）（ｎ＋２）まで
と拡張してダイナミックレンジを拡げることが出来る。
以上においては簡単なため、第１から第（ｎ＋２）まで
の差動増幅器のＧＯＭＡＸとＧｏＭｉＮとを等しいと仮
定している。
の差動増幅器のＧＯＭＡＸとＧｏＭｉＮとを等しいと仮
定している。
（６）発明の詳細
な説明により本発明によれば（ｎ＋２）段の差動増幅器
から構成される可変利得増幅器を、広いダイナミックレ
ンジに渡って制御電圧■２によって可変利得増幅器の利
得を一意的に決定出来、従って可変利得増幅器に要求さ
れる特性を実現している。
から構成される可変利得増幅器を、広いダイナミックレ
ンジに渡って制御電圧■２によって可変利得増幅器の利
得を一意的に決定出来、従って可変利得増幅器に要求さ
れる特性を実現している。
第１図は従来の利得制御回路図、第２図は第１図の回路
の利得−制御電圧特性、第３図は本発明実施例の利得制
御回路の回路図、第４図はその特性を示す図である。 なお図において、 Ｒ，Ｌ・・・・・・負荷抵抗、ｖｃｃ、 −ＶＣＣ・・
・・・・電源電圧、■。・・・・・・定電流源、Ｖｌ、
ＶｘＮ・・・・・・ 交流入力電圧実効値、 Ｖ′ｏ・
・・・・・交流出力電圧実効値、■２・・・・・・直流
制御電圧、Ｑ”ｍ Ｑ２ｅ Ｑ３ｅ Ｑ’ｅ Ｑ５ｍ
Ｑ’ｔ Ｑ７＊Ｑｓ、 Ｑｌｌ、 Ｑｌ ２． Ｑｌ
３． Ｑｌ ４． Ｑｌ ｓ、 Ｑｌ ６・・川・トラ
ンジスタ％Ｒ１，Ｒ２，Ｒａ、 Ｒ４，几ｓ、 Ｒ６，
Ｒ７，Ｒ８Ｒ９，Ｒ１ｏ・・・・・・抵抗、工◎、エビ
用・・定電流源、ＶＣＣ・・・・・・電源電圧％ ＶＯ
２，Ｖ２Ｏ・・・・・・直流電圧、である。
の利得−制御電圧特性、第３図は本発明実施例の利得制
御回路の回路図、第４図はその特性を示す図である。 なお図において、 Ｒ，Ｌ・・・・・・負荷抵抗、ｖｃｃ、 −ＶＣＣ・・
・・・・電源電圧、■。・・・・・・定電流源、Ｖｌ、
ＶｘＮ・・・・・・ 交流入力電圧実効値、 Ｖ′ｏ・
・・・・・交流出力電圧実効値、■２・・・・・・直流
制御電圧、Ｑ”ｍ Ｑ２ｅ Ｑ３ｅ Ｑ’ｅ Ｑ５ｍ
Ｑ’ｔ Ｑ７＊Ｑｓ、 Ｑｌｌ、 Ｑｌ ２． Ｑｌ
３． Ｑｌ ４． Ｑｌ ｓ、 Ｑｌ ６・・川・トラ
ンジスタ％Ｒ１，Ｒ２，Ｒａ、 Ｒ４，几ｓ、 Ｒ６，
Ｒ７，Ｒ８Ｒ９，Ｒ１ｏ・・・・・・抵抗、工◎、エビ
用・・定電流源、ＶＣＣ・・・・・・電源電圧％ ＶＯ
２，Ｖ２Ｏ・・・・・・直流電圧、である。
Claims (3)
- （１）第１のトランジスタと第２のトランジスタの各々
のペースが共通に接続され、第３のトランジスタと第４
のトランジスタの各々のペースが共通に接続され前記第
１のトランジスタと前記第４゛のトランジスタの各々の
コレクタが共通に接続されて第１の抵抗を介して電源と
接続されており、前記第２のトランジスタと前記第３の
トランジスタの各々のコレクタが共通に接続されて第２
の抵抗を介して前記電源と接続されており、第５のトラ
ンジスタと第６のトランジスタは各々のエミッタが共通
に接続されて定電流源を介して接地されており、前記第
５のトランジスタのコレクタは、前記第１のトランジス
タと前記第３のトランジスタの各々のエミッタに共通に
接続され、前記第６のトランジスタのコレクタは前記第
２のトランジスタと前記第４のトランジスタの各々のエ
ミ、りに共通に接続され、前記第１のトランジスタの′
ペースと前記第３のトランジスタのペースとを第１の入
力端子対とし、前記第５のトランジスタのペースと前記
第６のトランジスタのペースとを第２の入力端子対とし
た第１の差動増幅器と、該第１の差動増幅器と同様な構
成の第２の差動増幅器とを含み、各々のエミッタが共通
に接続されて定電流源を介して接地され、各々のコレク
タが抵抗金倉して接続さ糺た第７のトランジスタおよび
第８のトランジスタが設けられていることを特徴とする
利得制御回路。 - （２）ｉ７のトランジスタのコレクタは抵抗ヲ介して電
源と接続され該第７のトランジスタのペースと第８のト
ランジスタのペースとを入力端子対とする制御電圧変換
用差動増幅器が設けられ、出力を制御する制御電圧が第
１の差動増幅器の第１の入力端子対と前記制御電圧変換
用差動増幅器の入力端子対に印加され、該第１の差動増
幅器の第２の入力端子対には前記制御電圧変換用差動増
幅器の第７のトランジスタのコレクタと第８のトランジ
スタのコレクタとの間に接続された抵抗の両端に取シ出
される制御電圧変換用差動増幅器の出力電圧が供給され
、第２の差動増幅器の第１の入力端子には交流入力信号
が供給され、第２の差動増幅器の第２の入力端子対には
、第１の差動増幅器の出力電圧に比例する電圧が供給さ
れ、Ｉ！２の差動増幅器の出力が第１の差動増幅器に入
力される制御電圧により制御されることを特徴とする特
許請求の範囲第（１）項記載の利得制御回路。 - （３）第１の差動増幅器と、前記第２の差動増幅器と、
前記制御電圧変換用差動増幅器と、前記第４の差動増幅
器と同じ構成の差動増幅器ｎ個よりなり、第３の差動増
幅器の第１の入力端子対はＷ、２の差動増幅器の出力と
接続され、第３の差動増幅器の第２の入力端子対は、第
２の差動増幅器の第２の入力端子対に接続され、順次第
（ｎ＋２）の差動増幅器まで第１の入力端子対が、前段
の第（ｎ＋１）の差動増幅器の出力と接続され、第２の
入力端子は第（ｎ＋１）の差動増幅器の第２の入力端子
対に接続され、第２の差動増幅器と第３の差動増幅器か
らｇ（ｎ＋２）の差動増幅器までのすべてノ差動増幅器
が第１の差動増幅器の第１０入カ端子対に印加される電
圧で制御されることを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21975582A JPS59110211A (ja) | 1982-12-15 | 1982-12-15 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21975582A JPS59110211A (ja) | 1982-12-15 | 1982-12-15 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59110211A true JPS59110211A (ja) | 1984-06-26 |
| JPH0124443B2 JPH0124443B2 (ja) | 1989-05-11 |
Family
ID=16740488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21975582A Granted JPS59110211A (ja) | 1982-12-15 | 1982-12-15 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110211A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2746984A1 (fr) * | 1996-03-29 | 1997-10-03 | Alps Electric Co Ltd | Circuit amplificateur a gain variable et a etages multiples |
| EP0812062A2 (en) * | 1996-06-07 | 1997-12-10 | Nec Corporation | Gain-variable amplifier with wide control range |
| EP0812063A2 (en) * | 1996-06-07 | 1997-12-10 | Nec Corporation | Gain-variable amplifier having small DC output deviation and small distortion |
-
1982
- 1982-12-15 JP JP21975582A patent/JPS59110211A/ja active Granted
Cited By (5)
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|---|---|---|---|---|
| FR2746984A1 (fr) * | 1996-03-29 | 1997-10-03 | Alps Electric Co Ltd | Circuit amplificateur a gain variable et a etages multiples |
| EP0812062A2 (en) * | 1996-06-07 | 1997-12-10 | Nec Corporation | Gain-variable amplifier with wide control range |
| EP0812063A2 (en) * | 1996-06-07 | 1997-12-10 | Nec Corporation | Gain-variable amplifier having small DC output deviation and small distortion |
| EP0812063A3 (en) * | 1996-06-07 | 1999-06-16 | Nec Corporation | Gain-variable amplifier having small DC output deviation and small distortion |
| EP0812062A3 (en) * | 1996-06-07 | 1999-06-16 | Nec Corporation | Gain-variable amplifier with wide control range |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0124443B2 (ja) | 1989-05-11 |
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