JPH0746060A

JPH0746060A - 演算増幅器

Info

Publication number: JPH0746060A
Application number: JP5184825A
Authority: JP
Inventors: Naoto Yoshioka; 直人吉岡
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1993-07-27
Filing date: 1993-07-27
Publication date: 1995-02-14

Abstract

(57)【要約】【目的】低動作電流において、利得帯域幅積が高く高安
定性な演算増幅器を提供する。【構成】正負の入力端子を有する一対の差動増幅段と、
該差動増幅段の出力に接続される一対のカレントミラー
段と、該カレントミラー段の共通出力に接続されるバッ
ファ回路とを備えた演算増幅器において、前記バッファ
回路の入出力間にコンデンサと第一、第二の抵抗を直列
に接続するとともに、前記第一の抵抗と第二の抵抗の接
続点から、コンデンサを電源に接続したことを特徴とす
るものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、携帯用通信機等に用い
られる演算増幅器に関するものである。

【０００２】

【従来の技術】従来の演算増幅器１０は、図８に示すよ
うに、差動増幅段１とカレントミラー段２を備え、差動
増幅段１は、上下に対称配置された第一、第二差動増幅
回路１ａ、１ｂで、カレントミラー段２は、上下に対称
配置された第一、第二カレントミラー回路２ａ、２ｂで
それぞれ構成されており、カレントミラー回路２ａ、２
ｂの共通出力に、バッファ回路３を接続して構成されて
いる。

【０００３】すなわち、第一差動増幅回路１ａは、一対
のＮＰＮ型のトランジスターＱ１、Ｑ２で、第二差動増
幅回路１ｂは、一対のＰＮＰ型のトランジスターＱ４、
Ｑ５でそれぞれ構成されている。

【０００４】一方、第一カレントミラー回路２ａは、Ｐ
ＮＰ型の３つのトランジスタＱ７、Ｑ８、Ｑ９からな
り、また、第二カレントミラー回路２ｂは、ＮＰＮ型の
３つのトランジスタＱ１０、Ｑ１１、Ｑ１２でそれぞれ
構成されている。

【０００５】そして、上記の、第一、第二差動増幅回路
１ａ、２ａの一方のトランジスタＱ１、Ｑ４のベース
は、正相入力端子ＩＮ₁に、他方のトランジスタＱ２、
Ｑ５のベースは、逆相入力端子ＩＮ₂にそれぞれ共通に
接続されている。

【０００６】また、第一差動増幅回路１ａを構成するト
ランジスタＱ１のコレクタは、第一差動増幅回路１ａの
出力となり、第一カレントミラー回路２ａの入力部に接
続され、トランジスタＱ２のコレクタは正電源に接続さ
れ、トランジスタＱ１、Ｑ２のエミッタは第一定電流回
路４ａに共通して接続されている。また、第二差動増幅
回路１ｂを構成するトランジスタＱ４のコレクタは、第
二差動増幅回路１ｂの出力となり、第二カレントミラー
回路２ｂの入力部に接続され、トランジスタＱ５のコレ
クタは負電源に接続され、トランジスタＱ４、Ｑ５のエ
ミッタは第二定電流回路４ｂに共通して接続されてい
る。なお、第一、第二定電流回路４ａ、４ｂは、たとえ
ば接合型のＦＥＴからなるものである。

【０００７】そして、第一、第二カレントミラー回路２
ａ、２ｂの出力部となるトランジスタＱ９、Ｑ１２のコ
レクタは、バッファ回路３の入力部に共通に接続される
とともに、正負電源にかけて位相補償用のコンデンサＣ
１、Ｃ２が接続されている。また、バッファ回路３は、
例えば、エミッタフォロワー又はダイアモンド型等で構
成されている。

【０００８】演算増幅器１０は、第一、第二カレントミ
ラー回路２ａ、２ｂの動作電流が、第一、第二差動増幅
回路１ａ、２ａのトランジスタＱ１、Ｑ２、Ｑ４、Ｑ５
のコレクタ電流で一義的に決定されるため、入力信号電
圧に応じた電流が負荷となるバッファ回路３の入力イン
ピーダンスに流れ、電源電圧の変動や温度変化の影響を
受けにくく、安定した出力特性が得られるという利点を
有する。

【０００９】一般に、演算増幅器において、信号が増幅
回路を通過すると、入力信号と出力信号の間に位相遅れ
が生じ、高周波数領域では１８０°以上に達する場合が
ある。そして、この演算増幅器を負帰還回路に使用する
と、増幅度が０ｄＢ以上で位相遅れが１８０°となる周
波数では正帰還がかかり発振を起こす。また、位相遅れ
が１８０°に達しなくても、１８０°に近い位相遅れで
あれば、回路のバラツキ、温度特性および外付けのＣ、
Ｒ等により、位相遅れが１８０°に達することが考えら
れ、安定性を得るため１８０°までの位相マージンを多
く確保する必要がある。この位相マージンは一般に４０
°程度必要である。

【００１０】そのため、演算増幅器１０では、カレント
ミラー段２の出力にコンデンサＣ１、Ｃ２を接続して、
開放利得を抑制し、高域の位相遅れが１８０°になる周
波数での増幅度が０ｄＢ以下になるように位相補償を行
い、発振防止のための位相マージンを確保している。

【００１１】また、図９に示すように、バッファ回路３
の入出力間に、コンデンサＣ３と抵抗Ｒ１の直列回路か
らなる位相補償回路を接続し、演算増幅器２０を構成し
たものも用いられている。

【００１２】

【発明が解決しようとする課題】近年の携帯用通信機等
の発展により、機器の低消費電流化、高周波化が進み、
演算増幅器に対しても、低消費電流化、広帯域化が望ま
れている。ところが、上記従来例の演算増幅器１０、２
０においては、低消費電流化のために低電流で動作させ
ると、利得帯域幅積が低下し、また、広帯域化を図る
と、位相マージンが不足して発振の危険性が増加し、回
路の安定性を確保することが困難であった。

【００１３】本発明の目的は、低動作電流において、利
得帯域幅積が高く高安定性な演算増幅器を提供すること
にある。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、正負の入力端子を有する一対
の差動増幅段と、該差動増幅段の出力に接続される一対
のカレントミラー段と、該カレントミラー段の共通出力
に接続されるバッファ回路とを備えた演算増幅器におい
て、前記バッファ回路の入出力間にコンデンサと第一、
第二の抵抗を直列に接続するとともに、前記第一の抵抗
と第二の抵抗の接続点から、コンデンサを電源に接続し
たことを特徴とするものである。

【００１５】また、正負の入力端子を有する一対の差動
増幅段と、該差動増幅段の出力に接続される一対のカレ
ントミラー段と、該カレントミラー段の共通出力に接続
されるバッファ回路とを備えた演算増幅器において、前
記バッファ回路の入出力間に、第一のコンデンサを間に
して第一の抵抗と第二の抵抗を直列に接続するととも
に、前記第一の抵抗と第一のコンデンサの接続点から、
第二のコンデンサを電源に接続するとともに、第一のコ
ンデンサと第二の抵抗の接続点から、第三の抵抗と第三
のコンデンサの直列回路を電源に接続したことを特徴と
するものである。

【００１６】また、正負の入力端子を有する一対の差動
増幅段と、該差動増幅段の出力に接続される一対のカレ
ントミラー段と、該カレントミラー段の共通出力に接続
されるバッファ回路とを備えた演算増幅器において、前
記バッファ回路の入出力間にコンデンサと抵抗を直列に
接続するとともに、前記バッファ回路の入力および出
力、または、入力若しくは出力、または、前記コンデン
サと抵抗の接続点から、抵抗とコンデンサの直列回路を
電源に接続したことを特徴とするものである。

【００１７】

【作用】上記の構成によれば、バッファ回路の入出力間
に、抵抗とコンデンサを直列に接続することにより、バ
ッファ回路の出力に容量性の負荷が接続されて位相が遅
れ、演算増幅器の位相マージンの低下が起こり得る場
合、この抵抗とコンデンサで高周波領域の増幅度を低下
させ、位相マージンを確保する働きを有する。

【００１８】また、バッファ回路の入力から見た場合、
抵抗を介してコンデンサが電源に接続されるため、開放
利得が抑制され、高域の位相遅れが１８０°になる周波
数での増幅度が０ｄＢ以下になるように位相補償を行
い、発振防止のための位相マージンを確保する。

【００１９】また、バッファ回路の出力から見た場合、
抵抗を介してコンデンサが電源に接続されるため、必要
な周波数帯域ではインピーダンスが高く利得は低下しな
いが、必要な周波数帯域以上では、インピーダンスが低
下するため利得を低下させることができる。

【００２０】

【実施例】以下、本発明による演算増幅器の実施例を図
面を用いて説明する。なお、従来例と同一もしくは相当
する部分には同一符号を付し、その説明を省略する。

【００２１】本発明は、バッファ回路の入出力間に抵抗
とコンデンサを直列に接続するとともに、バッファ回路
の入出力から抵抗を介してコンデンサを電源に接続して
位相補償回路を構成したことを特徴とするものである。
すなわち、図１に示すように、差動増幅段１、カレント
ミラー段２およびバッファ回路３からなり、バッファ回
路３の入力から出力にかけて、コンデンサＣ４および抵
抗Ｒ２、Ｒ３の直列回路を接続するとともに、抵抗Ｒ
２、Ｒ３の接続点から正負の電源にかけて、コンデンサ
Ｃ５、Ｃ６を接続した位相補償回路を形成し、演算増幅
器３０を構成したものである。

【００２２】図１の回路は、出力に容量性の負荷が接続
されて位相が遅れ、演算増幅器３０の位相マージンの低
下が起こり得る場合に、カレントミラー段２の出力イン
ピーダンス、コンデンサＣ４、抵抗Ｒ２、Ｒ３および容
量性の負荷により、第一のローパスフィルタを構成し、
高周波領域の増幅度を低下して位相マージンを確保して
いる。また、バッファ回路３の入力から見ると、カレン
トミラー段２の出力インピーダンスおよびコンデンサＣ
４を通じて抵抗Ｒ２とコンデンサＣ５、Ｃ６とで、第二
のローパスフィルタを構成しているため、演算増幅器３
０の第一ポール周波数を調整し位相補償の作用を果た
す。さらに、バッファ回路３の出力から見ると、バッフ
ァ回路３の出力インピーダンス、抵抗Ｒ３およびコンデ
ンサＣ５、Ｃ６とで第三のローパスフィルタを構成し、
その時定数を第二のローパスフィルタの時定数より小さ
くすることにより、必要な周波数帯域以上でより利得を
低下させることができる。

【００２３】抵抗Ｒ２、Ｒ３は、第一のローパスフィル
タの時定数を設定するとともに、コンデンサＣ５、Ｃ６
を共用して、第二のローパスフィルタの時定数と第三の
ローパスフィルタの時定数を最適に設定するものであ
る。なお、コンデンサＣ５、Ｃ６は、どちらか一方を省
略しても同様な効果が得られる。

【００２４】本発明の演算増幅器３０の効果を確認する
ため、従来例の演算増幅器１０、２０と、本発明の演算
増幅器３０の利得帯域幅積および位相マージンをシュミ
レーションした。その結果を表１に示す。

【００２５】

【表１】

【００２６】表１より、本発明の演算増幅器３０は、位
相マージンが４０°のときの利得帯域幅積が３３６ＭＨ
ｚと最も高く、本発明の演算増幅器３０が優れているこ
とが判る。

【００２７】位相補償回路は、図１に示したもの以外
に、図２に示すように、バッファ回路３の入力から出力
にかけて、コンデンサＣ７を間にして抵抗Ｒ４と抵抗Ｒ
５を直列に接続し、抵抗Ｒ４とコンデンサＣ７の接続点
から正電源又は負電源にかけて、コンデンサＣ８を接続
し、コンデンサＣ７と抵抗Ｒ５の接続点から、正電源又
は負電源にかけて、コンデンサＣ９を接続して構成して
もよい。

【００２８】また、図３に示すように、バッファ回路３
の入力から出力にかけて、コンデンサＣ１０と抵抗Ｒ７
を直列に接続し、バッファ回路３の入力から正電源又は
負電源にかけて、抵抗Ｒ８とコンデンサＣ１１を直列に
接続し、バッファ回路３の出力から正電源又は負電源に
かけて、抵抗Ｒ９とコンデンサＣ１２を直列に接続して
構成してもよい。

【００２９】さらに、図４乃至図６に示すように、バッ
ファ回路３の入力から出力にかけて、コンデンサＣ１３
と抵抗Ｒ１０を直列に接続したものにおいて、バッファ
回路３の入力から正電源又は負電源にかけて、抵抗Ｒ１
１とコンデンサＣ１４を直列に接続したもの、または、
バッファ回路３の出力から正電源又は負電源にかけて、
抵抗Ｒ１１とコンデンサＣ１４を直列に接続したもの、
または、コンデンサＣ１３と抵抗Ｒ１０の接続点から正
電源又は負電源にかけて、抵抗Ｒ１１とコンデンサＣ１
４を直列に接続したもので構成してもよい。

【００３０】本発明による演算増幅器３０の位相補償回
路は、バッファ回路３の入出力間に直列に接続された抵
抗およびコンデンサ、並びに、その他の抵抗およびコン
デンサが相互に関係して作用し、演算増幅器の広帯域化
と高安定性を達成するものである。

【００３１】また、本発明による演算増幅器３０は、図
７に示すように、抵抗とコンデンサで構成されたＲＣ回
路網を接続することにより、安定な特性で、より高い周
波数領域まで使用できるアクティブフィルタ４０を実現
することが可能である。

【００３２】

【発明の効果】以上説明したように、本発明にかかる演
算増幅器によれば、バッファ回路の入出力間およびバッ
ファ回路の入出力と電源間に、抵抗およびコンデンサを
接続して位相補償回路を構成することにより、低い動作
電流でも広帯域で高い安定性を持つ演算増幅器を得るこ
とができる。また、本発明による演算増幅器を用いたア
クティブフィルタは、安定な特性で、より高い周波数領
域まで使用可能となる。その結果、携帯用通信機等の低
消費電流化、広帯域化および小型化等の性能向上に寄与
することができる。

【図面の簡単な説明】

【図１】本発明の実施例による演算増幅器の回路図であ
る。

【図２】第二の実施例の位相補正回路図である。

【図３】第三の実施例の位相補正回路図である。

【図４】第四の実施例の位相補正回路図である。

【図５】第五の実施例の位相補正回路図である。

【図６】第六の実施例の位相補正回路図である。

【図７】図１の演算増幅器を用いたアクティブフィルタ
の回路図である。

【図８】第一の従来例の演算増幅器の回路図である。

【図９】第二の従来例の演算増幅器の回路図である。

【符号の説明】

１差動増幅段１ａ、１ｂ第一、第二差動増幅回路２カレントミラー段２ａ、２ｂ第一、第二カレントミラー回路３バッファ回路４ａ、４ｂ定電流回路３０演算増幅器

Claims

【特許請求の範囲】

【請求項１】正負の入力端子を有する一対の差動増幅段
と、該差動増幅段の出力に接続される一対のカレントミ
ラー段と、該カレントミラー段の共通出力に接続される
バッファ回路とを備えた演算増幅器において、前記バッ
ファ回路の入出力間にコンデンサと第一、第二の抵抗を
直列に接続するとともに、前記第一の抵抗と第二の抵抗
の接続点から、コンデンサを電源に接続したことを特徴
とする演算増幅器。
【請求項２】正負の入力端子を有する一対の差動増幅段
と、該差動増幅段の出力に接続される一対のカレントミ
ラー段と、該カレントミラー段の共通出力に接続される
バッファ回路とを備えた演算増幅器において、前記バッ
ファ回路の入出力間に、第一のコンデンサを間にして第
一の抵抗と第二の抵抗を直列に接続するとともに、前記
第一の抵抗と第一のコンデンサの接続点から、第二のコ
ンデンサを電源に接続するとともに、第一のコンデンサ
と第二の抵抗の接続点から、第三の抵抗と第三のコンデ
ンサの直列回路を電源に接続したことを特徴とする演算
増幅器。
【請求項３】正負の入力端子を有する一対の差動増幅段
と、該差動増幅段の出力に接続される一対のカレントミ
ラー段と、該カレントミラー段の共通出力に接続される
バッファ回路とを備えた演算増幅器において、前記バッ
ファ回路の入出力間にコンデンサと抵抗を直列に接続す
るとともに、前記バッファ回路の入力および出力、また
は、入力若しくは出力、または、前記コンデンサと抵抗
の接続点から、抵抗とコンデンサの直列回路を電源に接
続したことを特徴とする演算増幅器。