JPH08235891A - 信号処理回路及びこれを用いた電荷転送装置 - Google Patents
信号処理回路及びこれを用いた電荷転送装置Info
- Publication number
- JPH08235891A JPH08235891A JP7036521A JP3652195A JPH08235891A JP H08235891 A JPH08235891 A JP H08235891A JP 7036521 A JP7036521 A JP 7036521A JP 3652195 A JP3652195 A JP 3652195A JP H08235891 A JPH08235891 A JP H08235891A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- line
- circuit
- power supply
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【目的】 同一チップ内の他の回路の動作に起因して発
生するノイズ成分による信号レベルの変動を低減可能な
信号処理回路を提供する。 【構成】 サンプル／ホールド回路１０において、信号
ラインＬ１と電源（Ｖｄｄ）ラインとの間に第１のホー
ルドコンデンサ１３を接続し、信号ラインＬ１とグラン
ドラインとの間に第２のホールドコンデンサ１４を接続
し、サンプル／ホールドのためのコンデンサの容量値を
例えば均等に２分割して第１，第２のホールドコンデン
サ１３，１４として置換した構成とする。
生するノイズ成分による信号レベルの変動を低減可能な
信号処理回路を提供する。 【構成】 サンプル／ホールド回路１０において、信号
ラインＬ１と電源（Ｖｄｄ）ラインとの間に第１のホー
ルドコンデンサ１３を接続し、信号ラインＬ１とグラン
ドラインとの間に第２のホールドコンデンサ１４を接続
し、サンプル／ホールドのためのコンデンサの容量値を
例えば均等に２分割して第１，第２のホールドコンデン
サ１３，１４として置換した構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理回路及びこれ
を用いた電荷転送装置に関し、特に入力信号に対して信
号電圧のホールド、位相補償あるいはフィルタリング等
の処理を施す信号処理回路に関する。
を用いた電荷転送装置に関し、特に入力信号に対して信
号電圧のホールド、位相補償あるいはフィルタリング等
の処理を施す信号処理回路に関する。
【０００２】
【従来の技術】図６に、例えばＣＣＤ遅延素子の出力回
路に用いられるサンプル／ホールド回路の一例を示す。
このサンプル／ホールド回路６０は、入力バッファ６１
と、この入力バッファ６１の出力端にドレインが接続さ
れたトランスミッションゲート用のＮｃｈＭＯＳトラン
ジスタ６２と、このＭＯＳトランジスタ６２のソースに
一端が接続されかつ他端がグランド（接地）ラインに接
続されたホールドコンデンサ６３と、このホールドコン
デンサ６３の他端に入力端が接続された出力バッファ６
４とから構成されている。
路に用いられるサンプル／ホールド回路の一例を示す。
このサンプル／ホールド回路６０は、入力バッファ６１
と、この入力バッファ６１の出力端にドレインが接続さ
れたトランスミッションゲート用のＮｃｈＭＯＳトラン
ジスタ６２と、このＭＯＳトランジスタ６２のソースに
一端が接続されかつ他端がグランド（接地）ラインに接
続されたホールドコンデンサ６３と、このホールドコン
デンサ６３の他端に入力端が接続された出力バッファ６
４とから構成されている。
【０００３】
【発明が解決しようとする課題】このサンプル／ホール
ド回路は、通常、ＣＭＯＳ回路等の他の回路と同一の基
板（チップ）上に作製される。ここで、例えばＣＭＯＳ
回路では、信号のトランジェント部において電源‐グラ
ンド間に貫通電流が流れ、これに起因して電源レベルま
たはグランドレベルが変動する。これが、図７における
電源ノイズ（ａ）及びグランドノイズ（ｂ）である。こ
の両者のノイズ（ａ），（ｂ）は、通常、互いに逆方向
に変動している。この種のノイズ成分は、同一チップ内
の他の回路からも生ずる。
ド回路は、通常、ＣＭＯＳ回路等の他の回路と同一の基
板（チップ）上に作製される。ここで、例えばＣＭＯＳ
回路では、信号のトランジェント部において電源‐グラ
ンド間に貫通電流が流れ、これに起因して電源レベルま
たはグランドレベルが変動する。これが、図７における
電源ノイズ（ａ）及びグランドノイズ（ｂ）である。こ
の両者のノイズ（ａ），（ｂ）は、通常、互いに逆方向
に変動している。この種のノイズ成分は、同一チップ内
の他の回路からも生ずる。
【０００４】このような状態において、図７の入力信号
（ｃ）をサンプル／ホールド（Ｓ／Ｈ）パルス（ｄ）で
サンプリングした場合、ホールドコンデンサ６３のグラ
ンドラインが図７（ｂ）に示す如くノイズ成分により変
動しているため、図７に示すように、サンプル／ホール
ドの理想的な出力信号（ｅ）に対して実際の出力信号
（ｆ）は、ノイズ成分の影響を受けることになる。すな
わち、信号成分にこのノイズ成分が重畳し、信号のレベ
ル変動または不要なカップリングが生じるという問題が
あった。
（ｃ）をサンプル／ホールド（Ｓ／Ｈ）パルス（ｄ）で
サンプリングした場合、ホールドコンデンサ６３のグラ
ンドラインが図７（ｂ）に示す如くノイズ成分により変
動しているため、図７に示すように、サンプル／ホール
ドの理想的な出力信号（ｅ）に対して実際の出力信号
（ｆ）は、ノイズ成分の影響を受けることになる。すな
わち、信号成分にこのノイズ成分が重畳し、信号のレベ
ル変動または不要なカップリングが生じるという問題が
あった。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、同一チップ内の他の
回路の動作に起因して発生するノイズ成分による信号レ
ベルの変動を低減可能な信号処理回路及びこれを用いた
電荷転送装置を提供することにある。
であり、その目的とするところは、同一チップ内の他の
回路の動作に起因して発生するノイズ成分による信号レ
ベルの変動を低減可能な信号処理回路及びこれを用いた
電荷転送装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明による信号処理回
路は、信号ラインと第１の電源ラインとの間に接続され
た第１のコンデンサと、信号ラインと第２の電源ライン
との間に接続された第２のコンデンサとを具備する構成
となっている。
路は、信号ラインと第１の電源ラインとの間に接続され
た第１のコンデンサと、信号ラインと第２の電源ライン
との間に接続された第２のコンデンサとを具備する構成
となっている。
【０００７】また、本発明による電荷転送装置は、信号
電荷を転送する電荷転送部と、この電荷転送部によって
転送された信号電荷を検出して電圧に変換する電荷電圧
変換部と、信号ラインと第１，第２の電源ラインとの間
にそれぞれ接続された第１，第２のコンデンサを有し、
電荷電圧変換部の出力信号に対して所定の処理を施す信
号処理回路とを具備する構成となっている。
電荷を転送する電荷転送部と、この電荷転送部によって
転送された信号電荷を検出して電圧に変換する電荷電圧
変換部と、信号ラインと第１，第２の電源ラインとの間
にそれぞれ接続された第１，第２のコンデンサを有し、
電荷電圧変換部の出力信号に対して所定の処理を施す信
号処理回路とを具備する構成となっている。
【０００８】
【作用】上記構成の信号処理回路において、信号ライン
に付加されている容量値は、交流的に見た場合、第１，
第２のコンデンサの各容量値を合成したものとなる。し
たがって、この合成容量値を所望の信号処理に必要な容
量値に設定することにより、当該容量値を有するコンデ
ンサを信号ラインとグランドライン（又は、電源ライ
ン）との間に接続していた従来回路と同じ処理が行え
る。しかも、信号ラインへは電源ラインとグランドライ
ンの両者のノイズが第１，第２のコンデンサを介して重
畳されることとなるが、電源ラインのノイズとグランド
ラインのノイズは通常逆方向に変動しているために、両
ノイズ成分は信号ライン上では互いに打ち消し合うこと
となる。
に付加されている容量値は、交流的に見た場合、第１，
第２のコンデンサの各容量値を合成したものとなる。し
たがって、この合成容量値を所望の信号処理に必要な容
量値に設定することにより、当該容量値を有するコンデ
ンサを信号ラインとグランドライン（又は、電源ライ
ン）との間に接続していた従来回路と同じ処理が行え
る。しかも、信号ラインへは電源ラインとグランドライ
ンの両者のノイズが第１，第２のコンデンサを介して重
畳されることとなるが、電源ラインのノイズとグランド
ラインのノイズは通常逆方向に変動しているために、両
ノイズ成分は信号ライン上では互いに打ち消し合うこと
となる。
【０００９】上記構成の電荷転送装置において、信号電
荷は電荷転送部で転送され、電荷電圧変換部にて電圧に
変換された後、信号処理回路に供給される。信号処理回
路では、信号ラインに付加されている容量値は、交流的
に見た場合、第１，第２のコンデンサの各容量値を合成
したものとなる。したがって、この合成容量値を所望の
信号処理に必要な容量値に設定することで、所望の信号
処理を実現できる。しかも、信号ラインへは電源ライン
とグランドラインの両者のノイズが第１，第２のコンデ
ンサを介して重畳されることとなるが、電源ラインのノ
イズとグランドラインのノイズは通常逆方向に変動して
いるために、両ノイズ成分は信号ライン上では互いに打
ち消し合うこととなる。
荷は電荷転送部で転送され、電荷電圧変換部にて電圧に
変換された後、信号処理回路に供給される。信号処理回
路では、信号ラインに付加されている容量値は、交流的
に見た場合、第１，第２のコンデンサの各容量値を合成
したものとなる。したがって、この合成容量値を所望の
信号処理に必要な容量値に設定することで、所望の信号
処理を実現できる。しかも、信号ラインへは電源ライン
とグランドラインの両者のノイズが第１，第２のコンデ
ンサを介して重畳されることとなるが、電源ラインのノ
イズとグランドラインのノイズは通常逆方向に変動して
いるために、両ノイズ成分は信号ライン上では互いに打
ち消し合うこととなる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。図１は、例えばサンプル／ホール
ド回路に適用された本発明の第１の実施例を示す回路図
である。図１において、サンプル／ホールド回路１０
は、入力バッファ１１と、この入力バッファ１１の出力
端にドレインが接続されたトランスミッションゲート用
のＮｃｈＭＯＳトランジスタ１２と、このＭＯＳトラン
ジスタ１２のソースに信号ラインＬ１を介して一端が接
続されかつ他端が第１の電源（Ｖｄｄ）ラインに接続さ
れた第１のホールドコンデンサ１３と、一端が信号ライ
ンＬ１に接続されかつ他端が第２の電源ラインであるグ
ランド（接地）ラインに接続された第２のホールドコン
デンサ１４と、この信号ラインＬ１に入力端が接続され
た出力バッファ１５とから構成されている。ＭＯＳトラ
ンジスタ１２のゲートには、サンプル／ホールド（Ｓ／
Ｈ）パルスが印加される。
つつ詳細に説明する。図１は、例えばサンプル／ホール
ド回路に適用された本発明の第１の実施例を示す回路図
である。図１において、サンプル／ホールド回路１０
は、入力バッファ１１と、この入力バッファ１１の出力
端にドレインが接続されたトランスミッションゲート用
のＮｃｈＭＯＳトランジスタ１２と、このＭＯＳトラン
ジスタ１２のソースに信号ラインＬ１を介して一端が接
続されかつ他端が第１の電源（Ｖｄｄ）ラインに接続さ
れた第１のホールドコンデンサ１３と、一端が信号ライ
ンＬ１に接続されかつ他端が第２の電源ラインであるグ
ランド（接地）ラインに接続された第２のホールドコン
デンサ１４と、この信号ラインＬ１に入力端が接続され
た出力バッファ１５とから構成されている。ＭＯＳトラ
ンジスタ１２のゲートには、サンプル／ホールド（Ｓ／
Ｈ）パルスが印加される。
【００１１】上記の回路構成において、電源ラインとグ
ランドラインに乗る両ノイズ成分のレベルがほぼ等しい
ものと仮定した場合に、第１，第２のホールドコンデン
サ１３，１４の各容量値はほぼ等しい値に設定される。
しかも、図６の従来回路と同等の信号処理を行うサンプ
ル／ホールド回路を構成するものとした場合、第１，第
２のホールドコンデンサ１３，１４の各容量値は、図６
のホールドコンデンサ６３の容量値のほぼ１／２に設定
される。
ランドラインに乗る両ノイズ成分のレベルがほぼ等しい
ものと仮定した場合に、第１，第２のホールドコンデン
サ１３，１４の各容量値はほぼ等しい値に設定される。
しかも、図６の従来回路と同等の信号処理を行うサンプ
ル／ホールド回路を構成するものとした場合、第１，第
２のホールドコンデンサ１３，１４の各容量値は、図６
のホールドコンデンサ６３の容量値のほぼ１／２に設定
される。
【００１２】すなわち、図６の従来回路におけるホール
ドコンデンサ６３の容量値をＣ０、本実施例の回路にお
ける第１，第２のホールドコンデンサ１３，１４の各容
量値をＣ１，Ｃ２とした場合、各容量値は次式の関係を
持つ。
ドコンデンサ６３の容量値をＣ０、本実施例の回路にお
ける第１，第２のホールドコンデンサ１３，１４の各容
量値をＣ１，Ｃ２とした場合、各容量値は次式の関係を
持つ。
【数１】Ｃ０＝Ｃ１＋Ｃ２ つまり、信号ラインＬ１に付加される容量値は、交流的
に見た場合、図６の従来回路の場合も本実施例に係る回
路の場合も同じである。
に見た場合、図６の従来回路の場合も本実施例に係る回
路の場合も同じである。
【００１３】次に、上記構成のサンプル／ホールド回路
１０の回路動作について、図２の波形図を参照しつつ説
明する。ところで、サンプル／ホールド回路１０は、通
常、ＣＭＯＳ回路等の他の回路と同一の基板（チップ）
上に作製されることから、例えばＣＭＯＳ回路で信号の
トランジェント部において電源‐グランド間に貫通電流
が流れることで、電源レベルまたはグランドレベルが変
動する。これが、図２における電源ノイズ（ａ）及びグ
ランドノイズ（ｂ）である。この両者のノイズ成分
（ａ），（ｂ）は、通常、互いに逆方向に変動してお
り、同一チップ内の他の回路の動作に起因しても発生す
る。
１０の回路動作について、図２の波形図を参照しつつ説
明する。ところで、サンプル／ホールド回路１０は、通
常、ＣＭＯＳ回路等の他の回路と同一の基板（チップ）
上に作製されることから、例えばＣＭＯＳ回路で信号の
トランジェント部において電源‐グランド間に貫通電流
が流れることで、電源レベルまたはグランドレベルが変
動する。これが、図２における電源ノイズ（ａ）及びグ
ランドノイズ（ｂ）である。この両者のノイズ成分
（ａ），（ｂ）は、通常、互いに逆方向に変動してお
り、同一チップ内の他の回路の動作に起因しても発生す
る。
【００１４】このような状態において、図２の入力信号
（ｃ）をサンプル／ホールド（Ｓ／Ｈ）パルス（ｄ）で
サンプリングした場合、信号ラインＬ１へは、電源ライ
ンとグランドラインの両者のノイズ成分（ａ），（ｂ）
が第１，第２のコンデンサ１３，１４を介して重畳され
ることになる。このとき、先述したように、電源ライン
とグランドラインの両者のノイズ成分（ａ），（ｂ）は
通常逆方向に変動しているため、信号ラインＬ１上では
このノイズ成分（ａ），（ｂ）が互いに打ち消し合うこ
とになる。その結果、サンプル／ホールドの実際の出力
信号（ｆ）においては、カップリングの影響が少なく、
しかもこれによる信号レベルの変動も減少し、理想的な
出力信号（ｅ）に近い波形となる。
（ｃ）をサンプル／ホールド（Ｓ／Ｈ）パルス（ｄ）で
サンプリングした場合、信号ラインＬ１へは、電源ライ
ンとグランドラインの両者のノイズ成分（ａ），（ｂ）
が第１，第２のコンデンサ１３，１４を介して重畳され
ることになる。このとき、先述したように、電源ライン
とグランドラインの両者のノイズ成分（ａ），（ｂ）は
通常逆方向に変動しているため、信号ラインＬ１上では
このノイズ成分（ａ），（ｂ）が互いに打ち消し合うこ
とになる。その結果、サンプル／ホールドの実際の出力
信号（ｆ）においては、カップリングの影響が少なく、
しかもこれによる信号レベルの変動も減少し、理想的な
出力信号（ｅ）に近い波形となる。
【００１５】なお、本実施例においては、第１，第２の
ホールドコンデンサ１３，１４の各容量値をほぼ等しい
値に設定するとしたが、これに限定されるものではな
く、電源ラインのノイズ成分とグランドラインのノイズ
成分とのレベル差に応じて任意に設定することも可能で
ある。例えば、本サンプル／ホールド回路１０を他の回
路と同一チップ上に作製した場合、グランドを基板と
し、電源ラインをパターン配線とすることで、電源ライ
ンの方がグランドラインよりも抵抗分が高くなるため、
ノイズ成分のレベルも電源ラインの方がグランドライン
よりも大きくなる傾向にある。
ホールドコンデンサ１３，１４の各容量値をほぼ等しい
値に設定するとしたが、これに限定されるものではな
く、電源ラインのノイズ成分とグランドラインのノイズ
成分とのレベル差に応じて任意に設定することも可能で
ある。例えば、本サンプル／ホールド回路１０を他の回
路と同一チップ上に作製した場合、グランドを基板と
し、電源ラインをパターン配線とすることで、電源ライ
ンの方がグランドラインよりも抵抗分が高くなるため、
ノイズ成分のレベルも電源ラインの方がグランドライン
よりも大きくなる傾向にある。
【００１６】このように、電源ラインのノイズ成分のレ
ベルがグランドラインのノイズ成分のレベルよりも大き
いときには、そのレベル差に応じて第１のホールドコン
デンサ１３の容量値Ｃ１を第２のホールドコンデンサ１
４の容量値Ｃ２よりも大きく設定することにより、信号
ラインＬ１上では両ノイズ成分のレベルがほぼ等しくな
り、しかもノイズ成分の方向が逆方向であるため、互い
に打ち消し合うことになる。換言すれば、第１，第２の
ホールドコンデンサ１３，１４の各容量値を適宜設定す
ることにより、電源ライン及びグランドラインの各ノイ
ズ成分間にレベル差がある場合にも対応できることにな
る。
ベルがグランドラインのノイズ成分のレベルよりも大き
いときには、そのレベル差に応じて第１のホールドコン
デンサ１３の容量値Ｃ１を第２のホールドコンデンサ１
４の容量値Ｃ２よりも大きく設定することにより、信号
ラインＬ１上では両ノイズ成分のレベルがほぼ等しくな
り、しかもノイズ成分の方向が逆方向であるため、互い
に打ち消し合うことになる。換言すれば、第１，第２の
ホールドコンデンサ１３，１４の各容量値を適宜設定す
ることにより、電源ライン及びグランドラインの各ノイ
ズ成分間にレベル差がある場合にも対応できることにな
る。
【００１７】図３は、例えば位相補償コンデンサを有す
る演算増幅器に適用された本発明の第２の実施例を示す
回路図である。図３において、一対のＮｃｈＭＯＳトラ
ンジスタＱ１，Ｑ２は各ソースが共通に接続され、かつ
各ゲートが入力端子３１，３２に接続されている。この
ＭＯＳトランジスタＱ１，Ｑ２は、各ソース共通接続点
Ｎ１とグランドの間に接続された定電流源用のＮｃｈＭ
ＯＳトランジスタＱ３と共に差動アンプ３３を構成して
いる。ＭＯＳトランジスタＱ３のゲートには、所定のバ
イアス電圧Ｖｇｇが印加されている。また、ＭＯＳトラ
ンジスタＱ１，Ｑ２の各ドレインには、ＰｃｈＭＯＳト
ランジスタＱ４，Ｑ５の各ドレインがそれぞれ接続され
ている。
る演算増幅器に適用された本発明の第２の実施例を示す
回路図である。図３において、一対のＮｃｈＭＯＳトラ
ンジスタＱ１，Ｑ２は各ソースが共通に接続され、かつ
各ゲートが入力端子３１，３２に接続されている。この
ＭＯＳトランジスタＱ１，Ｑ２は、各ソース共通接続点
Ｎ１とグランドの間に接続された定電流源用のＮｃｈＭ
ＯＳトランジスタＱ３と共に差動アンプ３３を構成して
いる。ＭＯＳトランジスタＱ３のゲートには、所定のバ
イアス電圧Ｖｇｇが印加されている。また、ＭＯＳトラ
ンジスタＱ１，Ｑ２の各ドレインには、ＰｃｈＭＯＳト
ランジスタＱ４，Ｑ５の各ドレインがそれぞれ接続され
ている。
【００１８】このＭＯＳトランジスタＱ４，Ｑ５は各ゲ
ートが共通に接続され、かつ各ソースが電源（Ｖｄｄ）
ラインにそれぞれ接続され、さらにＭＯＳトランジスタ
Ｑ４のゲートとドレインが共通に接続されることによ
り、電流ミラー回路３４を構成している。ＭＯＳトラン
ジスタＱ２，Ｑ５の各ドレイン共通接続点Ｎ２には、信
号線Ｌ２を介してＮｃｈＭＯＳトランジスタＱ６のゲー
トが接続されている。ＭＯＳトランジスタＱ６はドレイ
ンが電源ラインに接続され、かつソースが出力端子３５
に接続されている。このＭＯＳトランジスタＱ６は、そ
のソースにドレインが接続され、かつソースが接地され
た定電流源用のＮｃｈＭＯＳトランジスタＱ７と共に、
ソースフォロワ回路構成の出力バッファ３６を構成して
いる。ＭＯＳトランジスタＱ７のゲートには、バイアス
電圧Ｖｇｇが印加されている。
ートが共通に接続され、かつ各ソースが電源（Ｖｄｄ）
ラインにそれぞれ接続され、さらにＭＯＳトランジスタ
Ｑ４のゲートとドレインが共通に接続されることによ
り、電流ミラー回路３４を構成している。ＭＯＳトラン
ジスタＱ２，Ｑ５の各ドレイン共通接続点Ｎ２には、信
号線Ｌ２を介してＮｃｈＭＯＳトランジスタＱ６のゲー
トが接続されている。ＭＯＳトランジスタＱ６はドレイ
ンが電源ラインに接続され、かつソースが出力端子３５
に接続されている。このＭＯＳトランジスタＱ６は、そ
のソースにドレインが接続され、かつソースが接地され
た定電流源用のＮｃｈＭＯＳトランジスタＱ７と共に、
ソースフォロワ回路構成の出力バッファ３６を構成して
いる。ＭＯＳトランジスタＱ７のゲートには、バイアス
電圧Ｖｇｇが印加されている。
【００１９】上記構成の演算増幅器３０において、出力
バッファ３６のＭＯＳトランジスタＱ６のゲートが接続
された信号線Ｌ２と電源（Ｖｄｄ）ラインとの間には第
１の位相補償コンデンサ３７が接続され、信号線Ｌ２と
グランドラインとの間には第２の位相補償コンデンサ３
８が接続されている。すなわち、第１，第２の位相補償
コンデンサ３７，３８は、信号ラインＬ２上の信号で位
相が回ることによって起こる発振を防止し、位相補償を
行うために設けられたものである。この位相補償コンデ
ンサは、通常、電源ライン又はグランドラインと信号ラ
インＬ２との間に１個だけ接続されるものである。これ
に対し、本実施例においては、この１個の位相補償コン
デンサの容量値を例えば均等に２分割し、第１，第２の
位相補償コンデンサ３７，３８として置換した構成を採
っている。
バッファ３６のＭＯＳトランジスタＱ６のゲートが接続
された信号線Ｌ２と電源（Ｖｄｄ）ラインとの間には第
１の位相補償コンデンサ３７が接続され、信号線Ｌ２と
グランドラインとの間には第２の位相補償コンデンサ３
８が接続されている。すなわち、第１，第２の位相補償
コンデンサ３７，３８は、信号ラインＬ２上の信号で位
相が回ることによって起こる発振を防止し、位相補償を
行うために設けられたものである。この位相補償コンデ
ンサは、通常、電源ライン又はグランドラインと信号ラ
インＬ２との間に１個だけ接続されるものである。これ
に対し、本実施例においては、この１個の位相補償コン
デンサの容量値を例えば均等に２分割し、第１，第２の
位相補償コンデンサ３７，３８として置換した構成を採
っている。
【００２０】次に、上記構成の演算増幅器３０の回路動
作について説明する。ところで、当該演算増幅器３０が
他の回路、例えばＣＭＯＳ回路等と同一チップ上に作製
された場合、ＣＭＯＳ回路で信号のトランジェント部に
おいて電源‐グランド間に貫通電流が流れることで、電
源レベルまたはグランドレベルが変動し、これが電源ノ
イズ及びグランドノイズとなる。この種のノイズは、Ｃ
ＭＯＳ回路からだけでなく、他の回路からも発生する。
このように、電源ノイズ及びグランドノイズが生じた状
態で信号処理を行った場合、信号ラインＬ２へは、電源
ラインとグランドラインの両者のノイズ成分が第１，第
２の位相補償コンデンサ３７，３８を介して重畳される
ことになる。
作について説明する。ところで、当該演算増幅器３０が
他の回路、例えばＣＭＯＳ回路等と同一チップ上に作製
された場合、ＣＭＯＳ回路で信号のトランジェント部に
おいて電源‐グランド間に貫通電流が流れることで、電
源レベルまたはグランドレベルが変動し、これが電源ノ
イズ及びグランドノイズとなる。この種のノイズは、Ｃ
ＭＯＳ回路からだけでなく、他の回路からも発生する。
このように、電源ノイズ及びグランドノイズが生じた状
態で信号処理を行った場合、信号ラインＬ２へは、電源
ラインとグランドラインの両者のノイズ成分が第１，第
２の位相補償コンデンサ３７，３８を介して重畳される
ことになる。
【００２１】このとき、電源ラインとグランドラインの
両者のノイズ成分は通常逆方向に変動していることか
ら、信号ラインＬ２上ではこの両者のノイズ成分が互い
に打ち消し合うことになる。その結果、出力バッファ３
６の出力信号においては、カップリングの影響が少な
く、しかもこれによる信号レベルの変動も減少すること
になる。すなわち、信号ラインＬ２に付加される容量値
は、交流的に見た場合、第１，第２の位相補償コンデン
サ３７，３８の各容量値の合成となるため、本来の位相
補償の効果を維持しつつ電源ライン及びグランドライン
のノイズ成分の信号ラインＬ２への重畳を抑えることが
できる。
両者のノイズ成分は通常逆方向に変動していることか
ら、信号ラインＬ２上ではこの両者のノイズ成分が互い
に打ち消し合うことになる。その結果、出力バッファ３
６の出力信号においては、カップリングの影響が少な
く、しかもこれによる信号レベルの変動も減少すること
になる。すなわち、信号ラインＬ２に付加される容量値
は、交流的に見た場合、第１，第２の位相補償コンデン
サ３７，３８の各容量値の合成となるため、本来の位相
補償の効果を維持しつつ電源ライン及びグランドライン
のノイズ成分の信号ラインＬ２への重畳を抑えることが
できる。
【００２２】なお、本実施例に係る演算増幅器３０は、
例えば、図１のサンプル／ホールド回路１０における出
力バッファ１５を構成する演算増幅器として用いること
が可能である。また、本実施例においても、第１の実施
例の場合と同様に、第１，第２の位相補償コンデンサ３
７，３８の各容量値を、電源ラインのノイズ成分とグラ
ンドラインのノイズ成分とのレベル差に応じて任意に設
定することが可能である。これにより、電源ライン及び
グランドラインの各ノイズ成分間にレベル差がある場合
にも対応できることになる。
例えば、図１のサンプル／ホールド回路１０における出
力バッファ１５を構成する演算増幅器として用いること
が可能である。また、本実施例においても、第１の実施
例の場合と同様に、第１，第２の位相補償コンデンサ３
７，３８の各容量値を、電源ラインのノイズ成分とグラ
ンドラインのノイズ成分とのレベル差に応じて任意に設
定することが可能である。これにより、電源ライン及び
グランドラインの各ノイズ成分間にレベル差がある場合
にも対応できることになる。
【００２３】図４は、例えばＣＲローパスフィルタ（Ｌ
ＰＦ）に適用された本発明の第３の実施例を示す回路図
である。図４において、入力端子４１に抵抗４２の一端
が接続され、この抵抗４２の他端は信号ラインＬ３を介
して出力端子４３に接続されている。信号ラインＬ３と
電源（Ｖｄｄ）ラインとの間には第１のＬＰＦ用コンデ
ンサ４４が接続され、信号ラインＬ３とグランドライン
との間には第２のＬＰＦ用コンデンサ４５が接続されて
いる。第１，第２のＬＰＦ用コンデンサ４４，４５は、
抵抗４２と共にＣＲローパスフィルタ４０を構成してい
る。このローパスフィルタを構成するコンデンサは、通
常、電源ライン又はグランドラインと信号ラインＬ３と
の間に１個だけ接続されるものである。これに対し、本
実施例においては、この１個のＬＰＦ用コンデンサの容
量値を例えば均等に２分割し、第１，第２のＬＰＦ用コ
ンデンサ４４，４５として置換した構成を採っている。
ＰＦ）に適用された本発明の第３の実施例を示す回路図
である。図４において、入力端子４１に抵抗４２の一端
が接続され、この抵抗４２の他端は信号ラインＬ３を介
して出力端子４３に接続されている。信号ラインＬ３と
電源（Ｖｄｄ）ラインとの間には第１のＬＰＦ用コンデ
ンサ４４が接続され、信号ラインＬ３とグランドライン
との間には第２のＬＰＦ用コンデンサ４５が接続されて
いる。第１，第２のＬＰＦ用コンデンサ４４，４５は、
抵抗４２と共にＣＲローパスフィルタ４０を構成してい
る。このローパスフィルタを構成するコンデンサは、通
常、電源ライン又はグランドラインと信号ラインＬ３と
の間に１個だけ接続されるものである。これに対し、本
実施例においては、この１個のＬＰＦ用コンデンサの容
量値を例えば均等に２分割し、第１，第２のＬＰＦ用コ
ンデンサ４４，４５として置換した構成を採っている。
【００２４】次に、上記構成のＬＰＦ４０の回路動作に
ついて説明する。ところで、当該ＬＰＦ４０が他の回
路、例えばＣＭＯＳ回路等と同一チップ上に作製された
場合、ＣＭＯＳ回路で信号のトランジェント部において
電源‐グランド間に貫通電流が流れることで、電源レベ
ルまたはグランドレベルが変動し、これが電源ノイズ及
びグランドノイズとなる。この種のノイズは、ＣＭＯＳ
回路からだけでなく、他の回路からも発生する。このよ
うに、電源ノイズ及びグランドノイズが生じた状態でフ
ィルタリング処理を行った場合、信号ラインＬ３へは、
電源ラインとグランドラインの両者のノイズ成分が第
１，第２のＬＰＦ用コンデンサ４４，４５を介して重畳
されることになる。
ついて説明する。ところで、当該ＬＰＦ４０が他の回
路、例えばＣＭＯＳ回路等と同一チップ上に作製された
場合、ＣＭＯＳ回路で信号のトランジェント部において
電源‐グランド間に貫通電流が流れることで、電源レベ
ルまたはグランドレベルが変動し、これが電源ノイズ及
びグランドノイズとなる。この種のノイズは、ＣＭＯＳ
回路からだけでなく、他の回路からも発生する。このよ
うに、電源ノイズ及びグランドノイズが生じた状態でフ
ィルタリング処理を行った場合、信号ラインＬ３へは、
電源ラインとグランドラインの両者のノイズ成分が第
１，第２のＬＰＦ用コンデンサ４４，４５を介して重畳
されることになる。
【００２５】このとき、電源ラインとグランドラインの
両者のノイズ成分は通常逆方向に変動していることか
ら、信号ラインＬ３上ではこの両者のノイズ成分が互い
に打ち消し合うことになる。その結果、ＬＰＦ４０の出
力信号においては、カップリングの影響が少なく、しか
もこれによる信号レベルの変動も減少することになる。
すなわち、信号ラインＬ３に付加される容量値は、交流
的に見た場合、第１，第２のＬＰＦ用コンデンサ４４，
４５の各容量値の合成となるため、本来のフィルタリン
グ処理の効果を維持しつつ電源ライン及びグランドライ
ンのノイズ成分の信号ラインＬ３への重畳を抑えること
ができる。
両者のノイズ成分は通常逆方向に変動していることか
ら、信号ラインＬ３上ではこの両者のノイズ成分が互い
に打ち消し合うことになる。その結果、ＬＰＦ４０の出
力信号においては、カップリングの影響が少なく、しか
もこれによる信号レベルの変動も減少することになる。
すなわち、信号ラインＬ３に付加される容量値は、交流
的に見た場合、第１，第２のＬＰＦ用コンデンサ４４，
４５の各容量値の合成となるため、本来のフィルタリン
グ処理の効果を維持しつつ電源ライン及びグランドライ
ンのノイズ成分の信号ラインＬ３への重畳を抑えること
ができる。
【００２６】なお、この第３の実施例においても、第
１，第２の実施例の場合と同様に、第１，第２のＬＰＦ
用コンデンサ４４，４５の各容量値を、電源ラインのノ
イズ成分とグランドラインのノイズ成分とのレベル差に
応じて任意に設定することが可能である。これにより、
電源ライン及びグランドラインの各ノイズ成分間にレベ
ル差がある場合にも対応できることになる。
１，第２の実施例の場合と同様に、第１，第２のＬＰＦ
用コンデンサ４４，４５の各容量値を、電源ラインのノ
イズ成分とグランドラインのノイズ成分とのレベル差に
応じて任意に設定することが可能である。これにより、
電源ライン及びグランドラインの各ノイズ成分間にレベ
ル差がある場合にも対応できることになる。
【００２７】図５は、第１の実施例に係るサンプル／ホ
ールド回路１０を出力回路の一部として用いた本発明に
係る電荷転送装置、例えばＣＣＤ遅延素子を示す概略構
成図である。図５において、ＣＣＤ遅延素子５０は、信
号入力ＩＮに応じた信号電荷を注入する電荷入力部５１
と、この注入された信号電荷を転送するＣＣＤ電荷転送
部５２と、このＣＣＤ電荷転送部５２にて転送された信
号電荷を検出して電圧に変換する電荷電圧変換部５３
と、この電荷電圧変換部５３の出力信号に対して所定の
信号処理を行う出力回路５４とから構成されている。
ールド回路１０を出力回路の一部として用いた本発明に
係る電荷転送装置、例えばＣＣＤ遅延素子を示す概略構
成図である。図５において、ＣＣＤ遅延素子５０は、信
号入力ＩＮに応じた信号電荷を注入する電荷入力部５１
と、この注入された信号電荷を転送するＣＣＤ電荷転送
部５２と、このＣＣＤ電荷転送部５２にて転送された信
号電荷を検出して電圧に変換する電荷電圧変換部５３
と、この電荷電圧変換部５３の出力信号に対して所定の
信号処理を行う出力回路５４とから構成されている。
【００２８】上記構成のＣＣＤ遅延素子５０において、
電荷入力部５１としては、ダイオード・カット・オフ法
や電荷プリセット法等の周知の構成のものを用いること
ができる。また、電荷電圧変換部５３としては、フロー
ティング・ディフュージョン法やフローティング・ゲー
ト法等の周知の構成のものを用いることができる。出力
回路５４は、電荷電圧変換部５３の出力信号に対してサ
ンプル／ホールド等の信号処理を行うために設けられた
ものである。そして、この出力回路５４の一部を構成す
るサンプル／ホールド回路として、先述した第１の実施
例に係るサンプル／ホールド回路１０を用いる。
電荷入力部５１としては、ダイオード・カット・オフ法
や電荷プリセット法等の周知の構成のものを用いること
ができる。また、電荷電圧変換部５３としては、フロー
ティング・ディフュージョン法やフローティング・ゲー
ト法等の周知の構成のものを用いることができる。出力
回路５４は、電荷電圧変換部５３の出力信号に対してサ
ンプル／ホールド等の信号処理を行うために設けられた
ものである。そして、この出力回路５４の一部を構成す
るサンプル／ホールド回路として、先述した第１の実施
例に係るサンプル／ホールド回路１０を用いる。
【００２９】このように、ＣＣＤ遅延素子５０の出力回
路５４に、第１の実施例に係るサンプル／ホールド回路
１０を用いることにより、例えば出力回路５４がＣＣＤ
電荷転送部５２のドライブ回路等の他の回路と同一チッ
プ上に作製された場合において、他の回路動作に起因し
て電源ラインやグランドラインにノイズが乗った場合で
あっても、第１の実施例において説明した作用により、
ノイズ成分の信号ラインへの重畳を抑えることができる
ので、ノイズに対して強いものとなる。
路５４に、第１の実施例に係るサンプル／ホールド回路
１０を用いることにより、例えば出力回路５４がＣＣＤ
電荷転送部５２のドライブ回路等の他の回路と同一チッ
プ上に作製された場合において、他の回路動作に起因し
て電源ラインやグランドラインにノイズが乗った場合で
あっても、第１の実施例において説明した作用により、
ノイズ成分の信号ラインへの重畳を抑えることができる
ので、ノイズに対して強いものとなる。
【００３０】なお、本例では、第１の実施例に係るサン
プル／ホールド回路１０を、ＣＣＤ遅延素子５０の出力
回路５４の一部を構成する回路として用いた場合につい
て説明したが、これに限定されるものではなく、ＣＣＤ
エリアセンサやＣＣＤリニアセンサなどの電荷転送部の
出力回路の一部を構成する回路としても同様に用いるこ
とが可能である。また、本発明は、第１〜第３の実施例
に示したサンプル／ホールド回路１０、演算増幅回路３
０及びＣＲローパスフィルタ４０への適用に限定される
ものではなく、電源ライン又はグランドラインと信号ラ
インとの間に接続されたコンデンサを有する信号処理回
路全般に適用し得るものである。
プル／ホールド回路１０を、ＣＣＤ遅延素子５０の出力
回路５４の一部を構成する回路として用いた場合につい
て説明したが、これに限定されるものではなく、ＣＣＤ
エリアセンサやＣＣＤリニアセンサなどの電荷転送部の
出力回路の一部を構成する回路としても同様に用いるこ
とが可能である。また、本発明は、第１〜第３の実施例
に示したサンプル／ホールド回路１０、演算増幅回路３
０及びＣＲローパスフィルタ４０への適用に限定される
ものではなく、電源ライン又はグランドラインと信号ラ
インとの間に接続されたコンデンサを有する信号処理回
路全般に適用し得るものである。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
信号ラインと第１の電源ラインとの間に接続された第１
のコンデンサと、信号ラインと第２の電源ラインとの間
に接続された第２のコンデンサとを具備する構成とした
ことにより、第１，第２の電源ラインに生じているノイ
ズ成分を信号ライン上において互いにキャンセルするこ
とができるので、ノイズ成分の信号ラインへの重畳を抑
えることができることになる。
信号ラインと第１の電源ラインとの間に接続された第１
のコンデンサと、信号ラインと第２の電源ラインとの間
に接続された第２のコンデンサとを具備する構成とした
ことにより、第１，第２の電源ラインに生じているノイ
ズ成分を信号ライン上において互いにキャンセルするこ
とができるので、ノイズ成分の信号ラインへの重畳を抑
えることができることになる。
【図１】サンプル／ホールド回路に適用された本発明の
第１の実施例を示す回路図である。
第１の実施例を示す回路図である。
【図２】第１の実施例に係る波形図である。
【図３】位相補償コンデンサを有する演算増幅器に適用
された本発明の第２の実施例を示す回路図である。
された本発明の第２の実施例を示す回路図である。
【図４】ローパスフィルタに適用された本発明の第３の
実施例を示す回路図である。
実施例を示す回路図である。
【図５】本発明に係るＣＣＤ遅延素子を示す概略構成図
である。
である。
【図６】従来例を示す回路図である。
【図７】従来例に係る波形図である。
１０ サンプル／ホールド回路 １３ 第１のホールドコンデンサ １４ 第２のホールドコンデンサ ３０ 演算増幅器 ３７ 第１の位相補償コンデンサ ３８ 第２の位相補償コンデンサ ４０ ＣＲローパスフィルタ ４４ 第１のＬＰＦ用コンデンサ ４５ 第２のＬＰＦ用コンデンサ Ｌ１，Ｌ２，Ｌ３ 信号ライン
Claims (5)
- 【請求項１】 信号ラインと第１の電源ラインとの間に
接続された第１のコンデンサと、 信号ラインと第２の電源ラインとの間に接続された第２
のコンデンサとを具備することを特徴とする信号処理回
路。 - 【請求項２】 前記第１，第２のコンデンサは、信号電
圧をホールドするためのコンデンサであることを特徴と
する請求項１記載の信号処理回路。 - 【請求項３】 前記第１，第２のコンデンサは、位相補
償を行うためのコンデンサであることを特徴とする請求
項１記載の信号処理回路。 - 【請求項４】 前記第１，第２のコンデンサは、ローパ
スフィルタを構成するためのコンデンサであることを特
徴とする請求項１記載の信号処理回路。 - 【請求項５】 信号電荷を転送する電荷転送部と、 前記電荷転送部によって転送された信号電荷を検出して
電圧に変換する電荷電圧変換部と、 信号ラインと第１，第２の電源ラインとの間にそれぞれ
接続された第１，第２のコンデンサを有し、前記電荷電
圧変換部の出力信号に対して所定の処理を施す信号処理
回路とを具備することを特徴とする電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03652195A JP3858281B2 (ja) | 1995-02-24 | 1995-02-24 | サンプル／ホールド回路及びこれを用いた電荷転送装置、並びに電荷転送装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03652195A JP3858281B2 (ja) | 1995-02-24 | 1995-02-24 | サンプル／ホールド回路及びこれを用いた電荷転送装置、並びに電荷転送装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235891A true JPH08235891A (ja) | 1996-09-13 |
| JP3858281B2 JP3858281B2 (ja) | 2006-12-13 |
Family
ID=12472128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03652195A Expired - Fee Related JP3858281B2 (ja) | 1995-02-24 | 1995-02-24 | サンプル／ホールド回路及びこれを用いた電荷転送装置、並びに電荷転送装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3858281B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
| JP2010213346A (ja) * | 1999-01-12 | 2010-09-24 | Qualcomm Inc | 線形サンプリングスイッチ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171315A (ja) * | 1987-12-25 | 1989-07-06 | Nec Corp | 半導体集積回路 |
| JPH0340300A (ja) * | 1989-07-06 | 1991-02-21 | Matsushita Electric Ind Co Ltd | サンプルホールド回路 |
| JPH043435A (ja) * | 1990-04-20 | 1992-01-08 | Fuji Photo Film Co Ltd | Ｃｃｄ出力回路 |
| JPH0722611A (ja) * | 1993-06-22 | 1995-01-24 | Sony Corp | 電荷転送装置 |
| JPH0746060A (ja) * | 1993-07-27 | 1995-02-14 | Murata Mfg Co Ltd | 演算増幅器 |
-
1995
- 1995-02-24 JP JP03652195A patent/JP3858281B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171315A (ja) * | 1987-12-25 | 1989-07-06 | Nec Corp | 半導体集積回路 |
| JPH0340300A (ja) * | 1989-07-06 | 1991-02-21 | Matsushita Electric Ind Co Ltd | サンプルホールド回路 |
| JPH043435A (ja) * | 1990-04-20 | 1992-01-08 | Fuji Photo Film Co Ltd | Ｃｃｄ出力回路 |
| JPH0722611A (ja) * | 1993-06-22 | 1995-01-24 | Sony Corp | 電荷転送装置 |
| JPH0746060A (ja) * | 1993-07-27 | 1995-02-14 | Murata Mfg Co Ltd | 演算増幅器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010213346A (ja) * | 1999-01-12 | 2010-09-24 | Qualcomm Inc | 線形サンプリングスイッチ |
| JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3858281B2 (ja) | 2006-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4622480A (en) | Switched capacitor circuit with high power supply projection ratio | |
| US4430622A (en) | Offset correction circuit | |
| KR100245902B1 (ko) | 캐스코드 상보형 금속 산화물 반도체 증폭기의 안정화 과도 응답 | |
| US4523110A (en) | MOSFET sense amplifier circuit | |
| JPH0559605B2 (ja) | ||
| US5221910A (en) | Single-pin amplifier in integrated circuit form | |
| US5959490A (en) | High speed low voltage swing receiver for mixed supply voltage interfaces | |
| JP3858281B2 (ja) | サンプル／ホールド回路及びこれを用いた電荷転送装置、並びに電荷転送装置の駆動方法 | |
| US5748029A (en) | MOS transistor switching circuit without body effect | |
| US5005156A (en) | Semiconductor device having output buffer circuit controlled by output control signal | |
| US20030218491A1 (en) | Master clock input circuit | |
| JPH0884061A (ja) | 集積回路の雑音低減回路および雑音低減法 | |
| JP4498507B2 (ja) | 差動増幅回路および高温用増幅回路 | |
| JP3784382B2 (ja) | 半導体集積回路 | |
| JP2505390B2 (ja) | 差動増幅回路 | |
| JP3183909B2 (ja) | マイクロ波ミキサ回路 | |
| JPH0720165A (ja) | 電圧検出回路 | |
| JP4427566B2 (ja) | 半導体装置 | |
| JPH06268457A (ja) | 演算増幅回路 | |
| JPH0439159B2 (ja) | ||
| JPH03100996A (ja) | 増幅回路 | |
| KR20000048133A (ko) | 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로 | |
| JPH06301800A (ja) | スイッチトキャパシタ積分器 | |
| JPH0314864Y2 (ja) | ||
| SU1676065A1 (ru) | Операционный усилитель на КМОП транзисторах |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060911 |
|
| LAPS | Cancellation because of no payment of annual fees |