JPH043435A - Ｃｃｄ出力回路 - Google Patents
Ｃｃｄ出力回路Info
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- JPH043435A JPH043435A JP2103100A JP10310090A JPH043435A JP H043435 A JPH043435 A JP H043435A JP 2103100 A JP2103100 A JP 2103100A JP 10310090 A JP10310090 A JP 10310090A JP H043435 A JPH043435 A JP H043435A
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- 239000012535 impurity Substances 0.000 claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 238000001514 detection method Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 8
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- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説
〔産業上の利用分野〕
本発明は、電荷結合型デバイス（ＣＣＤ）の信号電荷を
検出して信号処理可能な電気信号に変換するＣＣＤ出力
回路に関する。
検出して信号処理可能な電気信号に変換するＣＣＤ出力
回路に関する。
従来、かかるＣＣＤ出力回路として、特願昭６３−２２
４７６１号に示されるものがある。
４７６１号に示されるものがある。
これは、埋込チャネルＣＣＤ （ＢＣＣＤ）を遅延線本
体として、転送されてくる信号電荷を元の信号に再生す
るためのＣＣＤ出力回路を設けたＣＣＤ遅延線に関する
ものである。
体として、転送されてくる信号電荷を元の信号に再生す
るためのＣＣＤ出力回路を設けたＣＣＤ遅延線に関する
ものである。
まず、この従来例の構造を第３図と共に説明すると、Ｐ
形半導体基板１０の表面部分にＮ−形不純物のイオン注
入層１１が形成され、更にゲート酸化膜を介して電荷転
送用のゲート電極が積層されることで同図中の領域Ａに
埋込チャネルＣＣＤ（ＢＣＣＤ）が形成され、該領域Ａ
は遅延線の本体部分を構成している。
形半導体基板１０の表面部分にＮ−形不純物のイオン注
入層１１が形成され、更にゲート酸化膜を介して電荷転
送用のゲート電極が積層されることで同図中の領域Ａに
埋込チャネルＣＣＤ（ＢＣＣＤ）が形成され、該領域Ａ
は遅延線の本体部分を構成している。
イオン注入層１１の終端にはＮ゛形不純物層１２が形成
され、該不純物層１２に続いてゲート酸化膜上にゲート
電極１３．１４．１５．１６が併設され、ゲート電極１
６の終端部分に続いてＰ形半導体基板１０の表面部分に
はＮ゛形不純物層１７が形成され、この不純物層１７に
後述の出力回路が接続している。又、Ｎ゛形不純物層１
２につながる領域Ｂのゲート電極１３，１４．１５１６
は表面チャンネルＣＣＤ （ＳＣＣＤ）を構成している
。
され、該不純物層１２に続いてゲート酸化膜上にゲート
電極１３．１４．１５．１６が併設され、ゲート電極１
６の終端部分に続いてＰ形半導体基板１０の表面部分に
はＮ゛形不純物層１７が形成され、この不純物層１７に
後述の出力回路が接続している。又、Ｎ゛形不純物層１
２につながる領域Ｂのゲート電極１３，１４．１５１６
は表面チャンネルＣＣＤ （ＳＣＣＤ）を構成している
。
次に出力回路を説明する。１８．１９は差動増幅器であ
り、差動増幅器１８の反転入力接点にＮ・形不純物層１
７が接続し、非反転入力接点に３ボルトのバイアス電圧
■、が印加され、反転入力接点と出力接点の間に互いに
並列な容量素子２０及びアナログスイッチ２１を接続す
ることによってスイッチト・キャパシタ積分器を構成し
ている。
り、差動増幅器１８の反転入力接点にＮ・形不純物層１
７が接続し、非反転入力接点に３ボルトのバイアス電圧
■、が印加され、反転入力接点と出力接点の間に互いに
並列な容量素子２０及びアナログスイッチ２１を接続す
ることによってスイッチト・キャパシタ積分器を構成し
ている。
差動増幅器１９は非反転入力接点と出力接点が接続し且
つ出力接点が出力端子２２に接続することでハソファ・
アンプを構成している。
つ出力接点が出力端子２２に接続することでハソファ・
アンプを構成している。
差動増幅器１８の出力接点と差動増幅器１９の非反転入
力接点がアナログスイッチ２３を介して接続すると共に
、差動増幅器１９の非反転入力接点とアース接点間に容
量素子２４が接続され、アナログスイッチ２３と容量素
子２４によってサンプル・ホールド回路を構成している
。
力接点がアナログスイッチ２３を介して接続すると共に
、差動増幅器１９の非反転入力接点とアース接点間に容
量素子２４が接続され、アナログスイッチ２３と容量素
子２４によってサンプル・ホールド回路を構成している
。
又、ＢＣＣＤの終端部分を構成するためのゲート電極２
５〜３０には、第３図に示すようなタイミングの電荷転
送用のクロック信号φ２．φ３．φ２Ａが印加され、信
号φ２．φ、は２相駆動力式による転送りロック信号で
あり、信号φ２Ａは信号φ２に同期して正及び負の値を
とるクロック信号である。
５〜３０には、第３図に示すようなタイミングの電荷転
送用のクロック信号φ２．φ３．φ２Ａが印加され、信
号φ２．φ、は２相駆動力式による転送りロック信号で
あり、信号φ２Ａは信号φ２に同期して正及び負の値を
とるクロック信号である。
ゲート電極３１は常に一定電圧（零ボルト）の信号ＺＧ
が印加され、ゲート電極３１下を零ボルトに相当する一
定のポテンシャル・レベルに設定する。
が印加され、ゲート電極３１下を零ボルトに相当する一
定のポテンシャル・レベルに設定する。
更に、Ｂ領域のＮ４形不純物層１２はフローティング状
態のままであり、ゲート電極１３には一定電圧（３，５
ボルト）の信号ＤＣが印加され、ゲート電極１６には一
定電圧（２ポルト）の信号ＯＧが印加される。又、ゲー
ト電極１４にはクロック信号φ１に対して９０°位相の
ずれた信号φＩＡ％ゲート電極１５にはクロック信号φ
２と同相であるが、信号電荷の転送をより迅速に行うた
めに若干変形した波形の信号φ２．が印加される。
態のままであり、ゲート電極１３には一定電圧（３，５
ボルト）の信号ＤＣが印加され、ゲート電極１６には一
定電圧（２ポルト）の信号ＯＧが印加される。又、ゲー
ト電極１４にはクロック信号φ１に対して９０°位相の
ずれた信号φＩＡ％ゲート電極１５にはクロック信号φ
２と同相であるが、信号電荷の転送をより迅速に行うた
めに若干変形した波形の信号φ２．が印加される。
これらの信号により、ゲート電極３１，１３゜１６の下
には夫々の印加電圧に比例する深さのポテンシャル障壁
が設定され、他のゲート電極２５゜２６．２７，２８，
２９，３０，１４．１５の下には夫々のクロック信号に
よって深さの変化するポテンシャル・レベルが設定され
る。
には夫々の印加電圧に比例する深さのポテンシャル障壁
が設定され、他のゲート電極２５゜２６．２７，２８，
２９，３０，１４．１５の下には夫々のクロック信号に
よって深さの変化するポテンシャル・レベルが設定され
る。
次に、かかる従来例の作動を、第４図の各駆動信号に従
って示す第３図（ａ）〜（ｆ）のポテンシャルプロフィ
ールと共に説明する。尚、第３図（ａ）〜（ｆ）のポテ
ンシャルプロフィールは各ゲー）！極に対応して示しで
ある。
って示す第３図（ａ）〜（ｆ）のポテンシャルプロフィ
ールと共に説明する。尚、第３図（ａ）〜（ｆ）のポテ
ンシャルプロフィールは各ゲー）！極に対応して示しで
ある。
まず、転送りロック信号φ１．φ２に同期して所定周期
τで転送されてくる各信号電荷を読取るために、各周期
の最初に差動増幅器１８に接続された容量素子２０の不
要電荷を廃棄すると共に、フローティング・ディフュー
ジョン１７の電位を初期化する。例えば、成る周期にお
ける時点Ｌ１ζこおいて、リセット信号Ｒ５Ｔを“Ｈ”
レベルにしてアナログ・スイッチ２１を導通させること
により、差動増幅器１８の非反転入力接点と反転入力接
点を共に電圧ＶＢ （３ボルト）に設定する。これに
より、フローティング・ディフュージョン１７にも３ボ
ルトが印加され、次にリセット信号ＲＳＴを“Ｌ“レベ
ルに戻してアナログ・スイッチ２１を遮断させることに
より、フローティング・ディフュージョン１７下のポテ
シャル・レベルを３ボルトに対応したレベルに初期化す
ることができる。
τで転送されてくる各信号電荷を読取るために、各周期
の最初に差動増幅器１８に接続された容量素子２０の不
要電荷を廃棄すると共に、フローティング・ディフュー
ジョン１７の電位を初期化する。例えば、成る周期にお
ける時点Ｌ１ζこおいて、リセット信号Ｒ５Ｔを“Ｈ”
レベルにしてアナログ・スイッチ２１を導通させること
により、差動増幅器１８の非反転入力接点と反転入力接
点を共に電圧ＶＢ （３ボルト）に設定する。これに
より、フローティング・ディフュージョン１７にも３ボ
ルトが印加され、次にリセット信号ＲＳＴを“Ｌ“レベ
ルに戻してアナログ・スイッチ２１を遮断させることに
より、フローティング・ディフュージョン１７下のポテ
シャル・レベルを３ボルトに対応したレベルに初期化す
ることができる。
尚、この初期化の時点ｔ１では第３図（ａ）に示すよう
に、最も出力側に位置する信号電荷ｑ１がゲート電極１
４．１５下に転送され、次の信号電荷ｑ２がゲート電極
３０下に転送され、次の信号電荷ｑ３がゲート電極２６
下に転送される関係になる。
に、最も出力側に位置する信号電荷ｑ１がゲート電極１
４．１５下に転送され、次の信号電荷ｑ２がゲート電極
３０下に転送され、次の信号電荷ｑ３がゲート電極２６
下に転送される関係になる。
次に、時点ｔ２において、クロック信号φ、及びφ２．
が“Ｌ Ｉ＋レベル、クロック信号φ２Ａがマイナスの
“Ｌ Ｉ＋レベルとなることにより、ゲート電極２９．
３０．１４．１５下のポテンシャルが浅くなるので、信
号電荷ｑ１がフローティング・ディフュージョン１７へ
転送され、信号電荷ｑ２がゲート電極３１１３及び不純
物層１２下に転送される。そして、信号電荷ｑ、が容量
素子２０に充電され、差動増幅器１８の出力信号ＳＣ３
が図示するように変化する。
が“Ｌ Ｉ＋レベル、クロック信号φ２Ａがマイナスの
“Ｌ Ｉ＋レベルとなることにより、ゲート電極２９．
３０．１４．１５下のポテンシャルが浅くなるので、信
号電荷ｑ１がフローティング・ディフュージョン１７へ
転送され、信号電荷ｑ２がゲート電極３１１３及び不純
物層１２下に転送される。そして、信号電荷ｑ、が容量
素子２０に充電され、差動増幅器１８の出力信号ＳＣ３
が図示するように変化する。
次に、時点Ｌ３において、クロック信号φ、が“′Ｈパ
レベルとなることによりゲート電極１４下に信号電荷ｑ
２が転送され、更に時点ｔ４においてクロック信号φ２
Ｂが“Ｈ”レベルとなることによりゲート電極１５下へ
も信号電荷ｑ２を転送すると同時に、クロック信号φ１
．φ２に同期してＢＣＣＤより転送されてくる次の１ス
テ一ジ分の信号電荷ｑ３をゲート電極２９．３０下へ転
送する。
レベルとなることによりゲート電極１４下に信号電荷ｑ
２が転送され、更に時点ｔ４においてクロック信号φ２
Ｂが“Ｈ”レベルとなることによりゲート電極１５下へ
も信号電荷ｑ２を転送すると同時に、クロック信号φ１
．φ２に同期してＢＣＣＤより転送されてくる次の１ス
テ一ジ分の信号電荷ｑ３をゲート電極２９．３０下へ転
送する。
更に時点ｔ３〜ｔ４の間でサンプル・ホールド信号ＳＨ
が“Ｈ”レベルとなることで該時点での差動増幅器１８
の出力信号ＳＣＩを容量素子２４に保持し、該保持信号
に比例する出力信号Ｓ。を差動増幅器１９を介して出力
端子２２に発生させる。
が“Ｈ”レベルとなることで該時点での差動増幅器１８
の出力信号ＳＣＩを容量素子２４に保持し、該保持信号
に比例する出力信号Ｓ。を差動増幅器１９を介して出力
端子２２に発生させる。
このようにゲート電極１４．１５下まで転送されでいる
信号電荷ｑ１の読出しは上記時点し、〜ｔ４の処理で完
了する。
信号電荷ｑ１の読出しは上記時点し、〜ｔ４の処理で完
了する。
次に、時点ｔ、において、リセット信号Ｒ５ＴをＩｔ
ＨＩ＋レベルにしてアナログ・スイッチ２１を導通にす
ることより時点し、と同様に容量素子２０の不要電荷を
廃棄すると共に、フローティング・ディフュージョン１
７を所定電位に設定して次の信号電荷ｑ２の読取り可能
な状態を設定する。更に時点ｔ、では信号φ１Ａを“Ｌ
”レベルにすることにより信号電荷ｑ２をゲート電極１
５下へのみ移し、更に時点ｔ６において信号φ２１１を
“Ｌ １１レベルとすることにより信号電荷ｑ２をフロ
ーティング・ディフュージョン１６下へ転送する。
ＨＩ＋レベルにしてアナログ・スイッチ２１を導通にす
ることより時点し、と同様に容量素子２０の不要電荷を
廃棄すると共に、フローティング・ディフュージョン１
７を所定電位に設定して次の信号電荷ｑ２の読取り可能
な状態を設定する。更に時点ｔ、では信号φ１Ａを“Ｌ
”レベルにすることにより信号電荷ｑ２をゲート電極１
５下へのみ移し、更に時点ｔ６において信号φ２１１を
“Ｌ １１レベルとすることにより信号電荷ｑ２をフロ
ーティング・ディフュージョン１６下へ転送する。
そして、時点ｔ６においてフローティング・ディフュー
ジョン１７へ転送された信号電荷ｑ２が差動増幅器１８
で検出され、該信号電荷ｑ２に相当する電荷量が容量素
子２０に所定の時定数でもって充電され、充電が完了し
た時点ｔ、でサンプル・ホールド信号ＳＨが“Ｈ“レベ
ルとなることで容量素子２４が電圧ＳＣ１に比例する電
荷を保持し、差動増幅器１９を介して出力端子２２に１
ステ一ジ分の信号Ｓ０が出力されることとなる。
ジョン１７へ転送された信号電荷ｑ２が差動増幅器１８
で検出され、該信号電荷ｑ２に相当する電荷量が容量素
子２０に所定の時定数でもって充電され、充電が完了し
た時点ｔ、でサンプル・ホールド信号ＳＨが“Ｈ“レベ
ルとなることで容量素子２４が電圧ＳＣ１に比例する電
荷を保持し、差動増幅器１９を介して出力端子２２に１
ステ一ジ分の信号Ｓ０が出力されることとなる。
このようにして次の信号電荷ｑ２の読取り処理が完了す
る。
る。
尚、時点１．においてゲート電極２６下にあった信号電
荷ｑ３は時点ｔ１〜ｔ６の期間中にゲート電極３０下ま
で転送され上記同様の読出し処理がなされる。
荷ｑ３は時点ｔ１〜ｔ６の期間中にゲート電極３０下ま
で転送され上記同様の読出し処理がなされる。
このような作動はＢＣＣＤのクロック信号φ１゜φ２の
周期に同期して繰り返され、遅延した１ステージ毎の信
号を出力することとなる。
周期に同期して繰り返され、遅延した１ステージ毎の信
号を出力することとなる。
このような従来のＣＣＤ出力回路にあっては、第３図（
ｄ）に示す時点ｔ４において、信号電荷ｑ、を５ＣＣＤ
のゲート電極１４．１５下のポテンシャル井戸へ移した
後、第３図（ｃ）に示すようにゲート電極１４下にポテ
ンシャル障壁を発生することにより、該信号電荷ｑ２を
ＢＣＣＤから分離するようにしている。しかしながら、
同図（ｃ）中の点線にて示すように、ゲート電極１４下
にポテンシャル障壁が発生するときに、信号電荷ｑ２の
全てを精度良くゲート電極１５下のポテンシャル井戸へ
転送することができず、電荷の一部が不純物層１２側へ
逆流する現象があった。
ｄ）に示す時点ｔ４において、信号電荷ｑ、を５ＣＣＤ
のゲート電極１４．１５下のポテンシャル井戸へ移した
後、第３図（ｃ）に示すようにゲート電極１４下にポテ
ンシャル障壁を発生することにより、該信号電荷ｑ２を
ＢＣＣＤから分離するようにしている。しかしながら、
同図（ｃ）中の点線にて示すように、ゲート電極１４下
にポテンシャル障壁が発生するときに、信号電荷ｑ２の
全てを精度良くゲート電極１５下のポテンシャル井戸へ
転送することができず、電荷の一部が不純物層１２側へ
逆流する現象があった。
この現象は、順次転送されて来る信号電荷について同様
に生じることとなり、転送精度向上の点で改良が望まれ
ていた。
に生じることとなり、転送精度向上の点で改良が望まれ
ていた。
本発明はこのような問題点に鑑みて成されたものであり
、優れた変換精度を有するＣＣＤ出力回路を提供するこ
とを目的とする。又、優れた変換精度を有するＣＣＤ出
力回路を設けることによって特性の良いＣＣＤ遅延線を
提供することを目的とする。
、優れた変換精度を有するＣＣＤ出力回路を提供するこ
とを目的とする。又、優れた変換精度を有するＣＣＤ出
力回路を設けることによって特性の良いＣＣＤ遅延線を
提供することを目的とする。
〔課題を解決するための手段］
このような目的を達成するために本発明は、ＣＣＤの終
端に、予め決められた固定のゲート電圧が設定されたゲ
ート部を介して、所定不純物から成るフローティング・
ディフュージョンを形成すると共に、該フローティング
・ディフュージョンへ転送によって注入される電荷を検
出するスイッチト・キャパシタ積分器とを設けることで
、上記ＣＣＤより該フローティング・ディフュージョン
へ転送されて来る信号電荷を該スイッチト・キャパシタ
積分器で読み取る構成とした。
端に、予め決められた固定のゲート電圧が設定されたゲ
ート部を介して、所定不純物から成るフローティング・
ディフュージョンを形成すると共に、該フローティング
・ディフュージョンへ転送によって注入される電荷を検
出するスイッチト・キャパシタ積分器とを設けることで
、上記ＣＣＤより該フローティング・ディフュージョン
へ転送されて来る信号電荷を該スイッチト・キャパシタ
積分器で読み取る構成とした。
このような構成を有する本発明のＣＣＤ出力回路によれ
ば、従来のＢＣＣＤと５ＣＣＤを連結する不純物層及び
５ＣＣＤを取り除き、ＢＣＣＤから転送されて来る信号
電荷をフローティングデイフュージョン及びスインチト
・キャパシタ積分器で検出するようにしたので、従来の
ように信号電荷の逆流現象を排除して精度の良い信号再
生を可能にする。
ば、従来のＢＣＣＤと５ＣＣＤを連結する不純物層及び
５ＣＣＤを取り除き、ＢＣＣＤから転送されて来る信号
電荷をフローティングデイフュージョン及びスインチト
・キャパシタ積分器で検出するようにしたので、従来の
ように信号電荷の逆流現象を排除して精度の良い信号再
生を可能にする。
更に、スイソチト・キャパシタ積分器の基準電圧でフロ
ーティングデイフュージョンの電位をリセットすれば、
極めて精度良くフローティングデイフュージョンの電位
を設定することが可能となるので、上記ゲート部のポテ
ンシャルレベルに対して、フローティングデイフュージ
ョンをリセットしたときの該ポテンシャルレベルを極め
て精度良く一定のレベル差に設定することができる。こ
の結果、スイッチト・キャパシタ積分器のりセントと同
時にフローティングデイフュージョンの電位を設定する
だけで、信号電荷をＢＣＣＤ側へ逆流しないように高精
度で制御することができるので、従来のようにＢＣＣＤ
とフローティングデイフュージョンを分離するための５
ＣＣＤが不要となり、構造を簡素化することができる。
ーティングデイフュージョンの電位をリセットすれば、
極めて精度良くフローティングデイフュージョンの電位
を設定することが可能となるので、上記ゲート部のポテ
ンシャルレベルに対して、フローティングデイフュージ
ョンをリセットしたときの該ポテンシャルレベルを極め
て精度良く一定のレベル差に設定することができる。こ
の結果、スイッチト・キャパシタ積分器のりセントと同
時にフローティングデイフュージョンの電位を設定する
だけで、信号電荷をＢＣＣＤ側へ逆流しないように高精
度で制御することができるので、従来のようにＢＣＣＤ
とフローティングデイフュージョンを分離するための５
ＣＣＤが不要となり、構造を簡素化することができる。
又、ＢＣＣＤを遅延線本体とする精度の良い遅延線を提
供することができる。
供することができる。
〔実施例］
以下、本発明によるＣＣＤ出力回路の一実施例を図面と
共に説明する。尚、ＢＣＣＤを遅延線本体とする遅延線
を実施例として説明する。
共に説明する。尚、ＢＣＣＤを遅延線本体とする遅延線
を実施例として説明する。
まず構造を第１図と共に説明する。第１図において、Ｐ
形半導体基板１０の表面部分にＮ−形不純物のイオン注
入層１１が形成され、更に、ゲート酸化膜を介して電荷
転送用のゲート電極が積層されることで遅延線の本体部
分となる埋込チャネルＣ，ＣＤ （ＢＣＣＤ）が形成さ
れている。尚、第１図には、ＢＣＣＤの出力部分の一部
分として、ゲート電極２５，２６，２７，２８，２９．
３０を示し、信号電荷を転送するための駆動信号φ１゜
φ２．φ２Ａが印加されるようになっている。ここで、
駆動信号φ１．φ２は２相駆動力式による転送りロック
信号であり、信号φ２Ａは信号φ２に同期して正及び負
の値をとるクロック信号である。
形半導体基板１０の表面部分にＮ−形不純物のイオン注
入層１１が形成され、更に、ゲート酸化膜を介して電荷
転送用のゲート電極が積層されることで遅延線の本体部
分となる埋込チャネルＣ，ＣＤ （ＢＣＣＤ）が形成さ
れている。尚、第１図には、ＢＣＣＤの出力部分の一部
分として、ゲート電極２５，２６，２７，２８，２９．
３０を示し、信号電荷を転送するための駆動信号φ１゜
φ２．φ２Ａが印加されるようになっている。ここで、
駆動信号φ１．φ２は２相駆動力式による転送りロック
信号であり、信号φ２Ａは信号φ２に同期して正及び負
の値をとるクロック信号である。
′更に、ゲート電極３０に続いて、一定の直流電圧ＯＧ
が印加されるゲート電極１６が積層されると共に、ゲー
ト電極１６に続いてＰ形半導体基板１０の表面部分には
Ｎ゛形不純物層１７が埋設され、この不純物層１７に後
述の出力回路が接続している。尚、この実施例では、電
圧ＯＧを零ボルトに設定している。
が印加されるゲート電極１６が積層されると共に、ゲー
ト電極１６に続いてＰ形半導体基板１０の表面部分には
Ｎ゛形不純物層１７が埋設され、この不純物層１７に後
述の出力回路が接続している。尚、この実施例では、電
圧ＯＧを零ボルトに設定している。
次に出力回路を説明する。１８．１９は差動増幅器であ
り、差動増幅器１８の反転入力接点にＮ゛形不純物層Ｉ
７が接続し、非反転入力接点に所定のバイアス電圧Ｖお
が印加され、反転入力接点と出力接点の間に互いに並列
な容量素子２０及びアナログスイッチ２１が接続するこ
とによってスイッチト・キャパシタ積分器を構成してい
る。
り、差動増幅器１８の反転入力接点にＮ゛形不純物層Ｉ
７が接続し、非反転入力接点に所定のバイアス電圧Ｖお
が印加され、反転入力接点と出力接点の間に互いに並列
な容量素子２０及びアナログスイッチ２１が接続するこ
とによってスイッチト・キャパシタ積分器を構成してい
る。
差動増幅器１９は非反転入力接点と出力接点が接続し、
且つ出力接点が出力端子２２に接続することでバッファ
・アンプを構成している。
且つ出力接点が出力端子２２に接続することでバッファ
・アンプを構成している。
差動増幅器１８の出力接点と差動増幅器１９の非反転入
力接点がアナログスイッチ２３を介して接続すると共に
、差動増幅器１９の非反転入力接点とアース接点間に容
量素子２４が接続され、アナログスイッチ２３と容量素
子２４によってサンプル・ホールド回路を構成している
。
力接点がアナログスイッチ２３を介して接続すると共に
、差動増幅器１９の非反転入力接点とアース接点間に容
量素子２４が接続され、アナログスイッチ２３と容量素
子２４によってサンプル・ホールド回路を構成している
。
次に、かかる実施例の作動を、第２図の各駆動信号に従
って示す第１図（ａ）、（ｂ）のポテンシャルプロフィ
ールと共に説明する。尚、第１図（ａ）、、（ｂ）のポ
テンシャルプロフィールは各ゲート電極に対応して示し
である。
って示す第１図（ａ）、（ｂ）のポテンシャルプロフィ
ールと共に説明する。尚、第１図（ａ）、、（ｂ）のポ
テンシャルプロフィールは各ゲート電極に対応して示し
である。
まず、転送りロック信号φ３．φ２に同期して所定周期
で転送されてくる各信号電荷を読取るために、各周期τ
の最初に差動増幅器１８に接続された容量素子２０の不
要電荷を廃棄すると共に、フローティング、デイフュー
ジョン１７の電位を初期化する。例えば、成る周期にお
ける時点ＴＩにおいて、リセット信号Ｒ５Ｔを“°Ｈ”
レベルにしてアナログ・スイッチ２１を導通させること
により、差動増幅器１８の非反転入力接点と反転入力接
点を共に電圧Ｖｌｌ （３ボルト）に設定する。これに
より、フローティング・ディフュージョン１７にも３ボ
ルトが印加され、次にリセット信号Ｒ５Ｔを“Ｈ”レベ
ルに戻してアナログ・スイッチ２１を遮断させることに
より、フローティング・ディフュージョン１７下のポテ
シャル・レベルを３ボルトに対応したレベルに初期化す
ることができる。
で転送されてくる各信号電荷を読取るために、各周期τ
の最初に差動増幅器１８に接続された容量素子２０の不
要電荷を廃棄すると共に、フローティング、デイフュー
ジョン１７の電位を初期化する。例えば、成る周期にお
ける時点ＴＩにおいて、リセット信号Ｒ５Ｔを“°Ｈ”
レベルにしてアナログ・スイッチ２１を導通させること
により、差動増幅器１８の非反転入力接点と反転入力接
点を共に電圧Ｖｌｌ （３ボルト）に設定する。これに
より、フローティング・ディフュージョン１７にも３ボ
ルトが印加され、次にリセット信号Ｒ５Ｔを“Ｈ”レベ
ルに戻してアナログ・スイッチ２１を遮断させることに
より、フローティング・ディフュージョン１７下のポテ
シャル・レベルを３ボルトに対応したレベルに初期化す
ることができる。
尚、この初期化の時点Ｔ１では第１図（ａ）に示すよう
に、最も出力側に位置する信号電荷ｑＩがゲート電極３
０下に転送され、次の信号電荷ｑ２がゲート電極２６下
に転送される関係になる。
に、最も出力側に位置する信号電荷ｑＩがゲート電極３
０下に転送され、次の信号電荷ｑ２がゲート電極２６下
に転送される関係になる。
次に、時点Ｔ２において、信号φ１が“Ｈ”レベル、φ
２が“′Ｌパレベル、クロンク信号φ２Ａカマイナスの
“Ｌ”レベルとなることにより、第１図（ｂ）に示すよ
うに、ゲート電極２９．３０下のポテンシャルが浅くな
るので、信号電荷ｑｌがゲート電極１６下のポテンシャ
ル障壁を越えてフローティング・ディフュージョン１７
へ転送され、信号電荷ｑ２がゲート電極２８下に転送さ
れる。
２が“′Ｌパレベル、クロンク信号φ２Ａカマイナスの
“Ｌ”レベルとなることにより、第１図（ｂ）に示すよ
うに、ゲート電極２９．３０下のポテンシャルが浅くな
るので、信号電荷ｑｌがゲート電極１６下のポテンシャ
ル障壁を越えてフローティング・ディフュージョン１７
へ転送され、信号電荷ｑ２がゲート電極２８下に転送さ
れる。
その結果、信号電荷ｑ、が容量素子２０に充電され、差
動増幅器１８の出力信号ＳＣ１が第２図に示すように変
化する。
動増幅器１８の出力信号ＳＣ１が第２図に示すように変
化する。
次に、時点Ｔ３において、サンプル・ホールト信号ＳＨ
が“Ｌ Ｉ＋レベルとなることで該時点での差動増幅器
１８の出力信号ＳＣ１を容量素子２４に保持し、該保持
信号に比例する出力信号Ｓ。を差動増幅器１９を介して
出力端子２２に発生させる。
が“Ｌ Ｉ＋レベルとなることで該時点での差動増幅器
１８の出力信号ＳＣ１を容量素子２４に保持し、該保持
信号に比例する出力信号Ｓ。を差動増幅器１９を介して
出力端子２２に発生させる。
そして、時点Ｔ４において再び時点ＴＩと同じ動作を開
始し、次に転送されて来る信号電荷の読出し処理を行い
、同様に周期τの処理を繰り返すことで、逐次転送され
て来る信号電荷を読み出す。
始し、次に転送されて来る信号電荷の読出し処理を行い
、同様に周期τの処理を繰り返すことで、逐次転送され
て来る信号電荷を読み出す。
このように、この実施例によれば、従来のＢＣＣＤと５
ＣＣＤを連結する不純物層及び５ＣＣＤを取り除き、Ｂ
ＣＣＤから転送されて来る信号電荷をフローティングデ
イフュージョン及びスイソチト・キャパシタ積分器で検
出するようにしたので、従来のように信号電荷の逆流現
象を排除して精度の良い信号検出を可能にする。
ＣＣＤを連結する不純物層及び５ＣＣＤを取り除き、Ｂ
ＣＣＤから転送されて来る信号電荷をフローティングデ
イフュージョン及びスイソチト・キャパシタ積分器で検
出するようにしたので、従来のように信号電荷の逆流現
象を排除して精度の良い信号検出を可能にする。
更に、スイッチト・キャパシタ積分器のリセット動作に
よってフローティングデイフュージョン１７の電圧を基
準電圧Ｖｌｌに設定するのは極めて精度良く実現できる
ので、ゲート電圧ＯＧをＶ、＞ＯＣの関係に固定するこ
とと相まって、フローティングデイフュージョン１７下
のポテンシャルレベルＬ Ｉ’７とゲート電極１６下の
ポテンシャルレベルＬ １６のレベル差（Ｌ Ｉ’ｒ
Ｌ １６）を一定にすることができる。この結果、こ
のレベル差に信号電荷を保持することで、信号電荷をＢ
ＣＣＤ側へ逆流しなくて済み、従来のようにＢＣＣＤと
フローティングデイフュージョンを分離するための５Ｃ
ＣＤが不要となり、構造を簡素化することができると同
時に、制御も大幅に簡素化される。
よってフローティングデイフュージョン１７の電圧を基
準電圧Ｖｌｌに設定するのは極めて精度良く実現できる
ので、ゲート電圧ＯＧをＶ、＞ＯＣの関係に固定するこ
とと相まって、フローティングデイフュージョン１７下
のポテンシャルレベルＬ Ｉ’７とゲート電極１６下の
ポテンシャルレベルＬ １６のレベル差（Ｌ Ｉ’ｒ
Ｌ １６）を一定にすることができる。この結果、こ
のレベル差に信号電荷を保持することで、信号電荷をＢ
ＣＣＤ側へ逆流しなくて済み、従来のようにＢＣＣＤと
フローティングデイフュージョンを分離するための５Ｃ
ＣＤが不要となり、構造を簡素化することができると同
時に、制御も大幅に簡素化される。
〔発明の効果］
以上説明したように、本発明によれば、従来のＢＣＣＤ
と５ＣＣＤを連結する不純物層及び５ＣＣＤを取り除き
、ＢＣＣＤから転送されて来る信号電荷をフローティン
グデイフュージョン及びスイノチト・キャパシタ積分器
で検出するようにしたので、従来のように信号電荷の逆
流現象を排除して精度の良い信号再生を可能にする。
と５ＣＣＤを連結する不純物層及び５ＣＣＤを取り除き
、ＢＣＣＤから転送されて来る信号電荷をフローティン
グデイフュージョン及びスイノチト・キャパシタ積分器
で検出するようにしたので、従来のように信号電荷の逆
流現象を排除して精度の良い信号再生を可能にする。
更に、スイッチト・キャパシタ積分器の基準電圧でフロ
ーティングデイフュージョンの電位をリセットすれば、
極めて精度良くフローティングデイフュージョンの電位
を設定することが可能となるので、上記ゲート部のポテ
ンシャルレベルに対して、フローティングデイフュージ
ョンをリセットしたときの該ポテンシャルレベルを極め
て精度良く一定のレベル差に設定することができる。こ
の結果、スイッチト・キャパシタ積分器のリセットと同
時にフローティングデイフュージョンの電位を設定する
だけで、信号電荷をＢＣＣＤ側へ逆流しないように高精
度で制御することができるので、従来のようにＢＣＣＤ
とフローティングデイフュージョンを分離するための５
ＣＣＤが不要となり、構造を簡素化することができる。
ーティングデイフュージョンの電位をリセットすれば、
極めて精度良くフローティングデイフュージョンの電位
を設定することが可能となるので、上記ゲート部のポテ
ンシャルレベルに対して、フローティングデイフュージ
ョンをリセットしたときの該ポテンシャルレベルを極め
て精度良く一定のレベル差に設定することができる。こ
の結果、スイッチト・キャパシタ積分器のリセットと同
時にフローティングデイフュージョンの電位を設定する
だけで、信号電荷をＢＣＣＤ側へ逆流しないように高精
度で制御することができるので、従来のようにＢＣＣＤ
とフローティングデイフュージョンを分離するための５
ＣＣＤが不要となり、構造を簡素化することができる。
又、ＢＣＣＤを遅延線本体とする精度の良い遅延線を提
供することができる。
供することができる。
又、このＣＣＤ出力回路は、ＢＣＣＤから成る転送路に
設けることによって優れた効果を発揮するだけでなく、
他の種類の電荷結合型デバイスの出力回路に適用するこ
とができる。
設けることによって優れた効果を発揮するだけでなく、
他の種類の電荷結合型デバイスの出力回路に適用するこ
とができる。
第１図は本発明の実施例構成図及び動作を説明するため
のポテンシャルプロフィールを示す図、第２図は実施例
の作動を説明するためのタイミング・チャート； 第３図は従来例を示す従来例構成図及び動作を説明する
ためのポテンシャルプロフィールヲ示す図、 第４図は従来例の作動を説明するためのタイミング・チ
ャートである。 図中の符号： １０：半導体基板 １にＮ−型不純物層 １６．２５〜３０：ゲート電極 １２；不純物層 １７；フローティング・ディフュージョン１８．１９：
差動増幅器 ２０．２４：容量素子 ２１．２３：アナログ・スイッチ ２２：出力端子 第 図 第 図
のポテンシャルプロフィールを示す図、第２図は実施例
の作動を説明するためのタイミング・チャート； 第３図は従来例を示す従来例構成図及び動作を説明する
ためのポテンシャルプロフィールヲ示す図、 第４図は従来例の作動を説明するためのタイミング・チ
ャートである。 図中の符号： １０：半導体基板 １にＮ−型不純物層 １６．２５〜３０：ゲート電極 １２；不純物層 １７；フローティング・ディフュージョン１８．１９：
差動増幅器 ２０．２４：容量素子 ２１．２３：アナログ・スイッチ ２２：出力端子 第 図 第 図
Claims (1)
- 【特許請求の範囲】 電荷結合型デバイスの信号電荷を検出して信号処理可
能な電気信号に変換するＣＣＤ出力回路において、 前記電荷結合型デバイスの終端に、予め決められた固定
のゲート電圧に設定されたゲート部を介して、所定不純
物から成るフローティング・ディフュージョンを形成す
ると共に、該フローティング・ディフュージョンの注入
電荷を検出するスイッチト・キャパシタ積分器を設け、
上記電荷結合型デバイスより該フローティング・ディフ
ュージョンへ転送されて来る信号電荷を該スイッチト・
キャパシタ積分器で検出することを特徴とするＣＣＤ出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103100A JP2652258B2 (ja) | 1990-04-20 | 1990-04-20 | Ｃｃｄ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103100A JP2652258B2 (ja) | 1990-04-20 | 1990-04-20 | Ｃｃｄ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043435A true JPH043435A (ja) | 1992-01-08 |
| JP2652258B2 JP2652258B2 (ja) | 1997-09-10 |
Family
ID=14345210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103100A Expired - Lifetime JP2652258B2 (ja) | 1990-04-20 | 1990-04-20 | Ｃｃｄ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652258B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530465A (en) * | 1992-04-23 | 1996-06-25 | Seiko Epson Corporation | Liquid spray head and its production method |
| JPH08235891A (ja) * | 1995-02-24 | 1996-09-13 | Sony Corp | 信号処理回路及びこれを用いた電荷転送装置 |
-
1990
- 1990-04-20 JP JP2103100A patent/JP2652258B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530465A (en) * | 1992-04-23 | 1996-06-25 | Seiko Epson Corporation | Liquid spray head and its production method |
| US6345424B1 (en) | 1992-04-23 | 2002-02-12 | Seiko Epson Corporation | Production method for forming liquid spray head |
| JPH08235891A (ja) * | 1995-02-24 | 1996-09-13 | Sony Corp | 信号処理回路及びこれを用いた電荷転送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2652258B2 (ja) | 1997-09-10 |
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