JPS6358968A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPS6358968A JPS6358968A JP61204498A JP20449886A JPS6358968A JP S6358968 A JPS6358968 A JP S6358968A JP 61204498 A JP61204498 A JP 61204498A JP 20449886 A JP20449886 A JP 20449886A JP S6358968 A JPS6358968 A JP S6358968A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 230000007423 decrease Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims 1
- 238000001514 detection method Methods 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電荷結合素子に関し１、特に、電荷結合素
子の出力回路部分の改良に関するものである。
子の出力回路部分の改良に関するものである。
［従来の技術］
第３図（ａ）は従来の電荷結合素子の出力部分の構成を
示す図で、１は第１導電型の半導体基板、２．３および
４はゲート電極、５および６は半導体基板と異なった第
２導電型の高濃度不純物領域である。ゲート電極２には
、電荷転送用の駆動クロックの１つφＨが印加されてお
り、ゲート電極３には直流電圧ＶＧｏが印加され、ゲー
ト電極４にはリセットクロックφＲが印加される。また
、不純物領域６にはリセット電源ＶＲが接続される。
示す図で、１は第１導電型の半導体基板、２．３および
４はゲート電極、５および６は半導体基板と異なった第
２導電型の高濃度不純物領域である。ゲート電極２には
、電荷転送用の駆動クロックの１つφＨが印加されてお
り、ゲート電極３には直流電圧ＶＧｏが印加され、ゲー
ト電極４にはリセットクロックφＲが印加される。また
、不純物領域６にはリセット電源ＶＲが接続される。
不純物領域５は、フローティングディフュージョンと呼
ばれ、同じ半導体基板１上に形成された出力用のソース
フォロアのトランジスタＴｒｏのゲートと接続されてい
る。トランジスタＴｒｏのドレインには、ソースフォロ
ア用の電源ｖＯが印加される。このトランジスタのソー
スは出力ＤＯとなっており、該ソースは負荷抵抗Ｒｏを
介して接続されている。
ばれ、同じ半導体基板１上に形成された出力用のソース
フォロアのトランジスタＴｒｏのゲートと接続されてい
る。トランジスタＴｒｏのドレインには、ソースフォロ
ア用の電源ｖＯが印加される。このトランジスタのソー
スは出力ＤＯとなっており、該ソースは負荷抵抗Ｒｏを
介して接続されている。
次に、動作について説明する。第３図（ｂ）〜（ｄ）は
、それぞれ、第４図のクロックタイミング図のｔ、〜ｔ
、に相当する時刻の、第３図（ａ）の各部分のポテンシ
ャルを示す図である。
、それぞれ、第４図のクロックタイミング図のｔ、〜ｔ
、に相当する時刻の、第３図（ａ）の各部分のポテンシ
ャルを示す図である。
まず、第４図の時刻ｔ１では、クロックφＨはハイレベ
ルであり、ゲート２の下には、第３図（ｂ）に示すよう
に、ポテンシャル井戸が形成されており、信号電荷Ｑが
蓄積されている。同時に、クロックφＲがハイレベルと
なっており、ゲート４ならびに領域５および６で構成さ
れるＭＯＳトランジスタはオン状態となり、領域５およ
びそれにつながるトランジスタＴｒｏのゲート電極の各
電圧はＶＲのレベルにリセットされている。
ルであり、ゲート２の下には、第３図（ｂ）に示すよう
に、ポテンシャル井戸が形成されており、信号電荷Ｑが
蓄積されている。同時に、クロックφＲがハイレベルと
なっており、ゲート４ならびに領域５および６で構成さ
れるＭＯＳトランジスタはオン状態となり、領域５およ
びそれにつながるトランジスタＴｒｏのゲート電極の各
電圧はＶＲのレベルにリセットされている。
次に、第４図の時刻ｔ２では、クロックφＲがローレベ
ルとなり、ゲート４ならびに領域５および６で構成され
るＭＯＳトランジスタはオフとなる（第３図（Ｃ）参照
）。クロックφＲがハイレベルからローレベルへ変わる
とき、ゲート４と拡散領域５との容量結合により、領域
５の電位は低下する。クロックφＯがローレベルの期間
中は領域５につながるノードはフローティングとなる。
ルとなり、ゲート４ならびに領域５および６で構成され
るＭＯＳトランジスタはオフとなる（第３図（Ｃ）参照
）。クロックφＲがハイレベルからローレベルへ変わる
とき、ゲート４と拡散領域５との容量結合により、領域
５の電位は低下する。クロックφＯがローレベルの期間
中は領域５につながるノードはフローティングとなる。
次に、第４図時刻ｔ、において、クロックφＨがローレ
ベルになると、ゲート２下のポテンシャル井戸に蓄えら
れていた信号電荷Ｑが領域５に読出され（第３図（ｄ）
参照）、領域５のノードの電位を変化させる。これがソ
ースフォロアトランジスタＴｒｏを通して読出される。
ベルになると、ゲート２下のポテンシャル井戸に蓄えら
れていた信号電荷Ｑが領域５に読出され（第３図（ｄ）
参照）、領域５のノードの電位を変化させる。これがソ
ースフォロアトランジスタＴｒｏを通して読出される。
［発明が解決しようとする問題点コ
以上のような従来の電荷結合素子の出力回路では、リセ
ット用のゲート４ならびに領域５および６で構成される
ＭＯＳトランジスタのオン抵抗に起因した雑音がフロー
ティングディフュージョン５をリセットするたびに生じ
る。このような雑音に関する詳細は、たとえばＣａｒｎ
ｅｓ ａｎｄＫｏｓｏｎｏｃｋｙにより、ＲＣＡ
Ｒｅｖｉｅｗ、Ｍｏ１．３３．ｐｐ、３２７−３４３に
詳述されている。
ット用のゲート４ならびに領域５および６で構成される
ＭＯＳトランジスタのオン抵抗に起因した雑音がフロー
ティングディフュージョン５をリセットするたびに生じ
る。このような雑音に関する詳細は、たとえばＣａｒｎ
ｅｓ ａｎｄＫｏｓｏｎｏｃｋｙにより、ＲＣＡ
Ｒｅｖｉｅｗ、Ｍｏ１．３３．ｐｐ、３２７−３４３に
詳述されている。
この雑音は、ｋＴＣ雑音と呼ばれ、フローティングディ
フュージョン５の容量に依存するが、信号の小さな領域
では、この雑音が電荷結合素子の性能を決める最大の要
因となる。よって、このような雑音は極力除去もしくは
低減されることが好ましい。
フュージョン５の容量に依存するが、信号の小さな領域
では、この雑音が電荷結合素子の性能を決める最大の要
因となる。よって、このような雑音は極力除去もしくは
低減されることが好ましい。
この発明は、上記ｋＴＣ雑音を除去するようになされた
もので、従来の出力回路構成を用いたまま、二重相関サ
ンプリング（この二重相関サンプリングに関しては、た
とえばＷｈｉｔｅ他、ＩＥＥＥ Ｊ、ｏｆ ５ｏｌ
ｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、５Ｃ
−９，ｐｐｌ−１３を参照）のような高速のクロックを
用いることなく、小信号領域でのＳ／Ｎ比を改善できる
電荷結合素子を得ることを目的とする。
もので、従来の出力回路構成を用いたまま、二重相関サ
ンプリング（この二重相関サンプリングに関しては、た
とえばＷｈｉｔｅ他、ＩＥＥＥ Ｊ、ｏｆ ５ｏｌ
ｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、５Ｃ
−９，ｐｐｌ−１３を参照）のような高速のクロックを
用いることなく、小信号領域でのＳ／Ｎ比を改善できる
電荷結合素子を得ることを目的とする。
［問題点を解決するための手段〕
この発明に係る電荷結合素子は、リセットクロックφＲ
の周期を、たとえば電荷結合素子の駆動クロックφＨの
周期の整数倍とする等、信号の小さい場合にリセットク
ロックφＲの周期を長くすることによって、雑音を低減
させたものである。
の周期を、たとえば電荷結合素子の駆動クロックφＨの
周期の整数倍とする等、信号の小さい場合にリセットク
ロックφＲの周期を長くすることによって、雑音を低減
させたものである。
［作用］
この発明における電荷結合素子の出力回路は、信号が出
力回路の飽和レベルに比べて十分小さく、複数の信号が
出力回路に注入されても飽和しないとき、信号が出力さ
れるごとにリセットの動作をせず新しい信号は前の信号
に加算されて出力されるように動作させる。
力回路の飽和レベルに比べて十分小さく、複数の信号が
出力回路に注入されても飽和しないとき、信号が出力さ
れるごとにリセットの動作をせず新しい信号は前の信号
に加算されて出力されるように動作させる。
［発明の実施例］
以下、この発明の一実施例を図について説明する。
第１図において、リセットクロックφＲは、スイッチ７
を介してゲート電極４に与えられるようになっている。
を介してゲート電極４に与えられるようになっている。
すなわち、リセットクロックφＲは、スイッチ７０入力
端子７１に与えられ、スイッチ７の出力端子７３はゲー
ト電極４につながっている。スイッチ７の制御端子７２
には、制御クロックφＣが与えられている。ここに、ス
イッチ７は、たとえばアンドゲートであって、スイッチ
７によってリセットクロックφＲと制御クロックφＣと
の論理積がとられる。スイッチ７は、半導体基板１の上
に形成してもよいし、半導体基板１の外部に設けてもよ
い。
端子７１に与えられ、スイッチ７の出力端子７３はゲー
ト電極４につながっている。スイッチ７の制御端子７２
には、制御クロックφＣが与えられている。ここに、ス
イッチ７は、たとえばアンドゲートであって、スイッチ
７によってリセットクロックφＲと制御クロックφＣと
の論理積がとられる。スイッチ７は、半導体基板１の上
に形成してもよいし、半導体基板１の外部に設けてもよ
い。
その他の構成は、第３図で説明した従来の装置と同様で
ある。すなわち、１は第１導電型の半導体基板、２．３
および４はゲート電極、５および６は半導体基板１と異
なった第２導電型の高濃度不純物領域である。ゲート電
極２には電荷転送用の駆動クロックの１つφＨが印加さ
れ、ゲート電極３には直流電圧ＶＧｏが印加される。不
純物領域５にはリセット電源ＶＲが接続される。不純物
領域６は、フローティングディフュージョンと呼ばれ、
同じ半導体基板１上に形成された出力用のソースフォロ
アのトランジスタＱＯのゲートと接続されている。トラ
ンジスタＱｏのドレインにはソースフォロア用の電源Ｖ
ｏが印加され、そのソースは負荷抵抗Ｒｏを介して接地
されている。また、トランジスタＱｏのソースは出力端
子Ｄｏとなっている。
ある。すなわち、１は第１導電型の半導体基板、２．３
および４はゲート電極、５および６は半導体基板１と異
なった第２導電型の高濃度不純物領域である。ゲート電
極２には電荷転送用の駆動クロックの１つφＨが印加さ
れ、ゲート電極３には直流電圧ＶＧｏが印加される。不
純物領域５にはリセット電源ＶＲが接続される。不純物
領域６は、フローティングディフュージョンと呼ばれ、
同じ半導体基板１上に形成された出力用のソースフォロ
アのトランジスタＱＯのゲートと接続されている。トラ
ンジスタＱｏのドレインにはソースフォロア用の電源Ｖ
ｏが印加され、そのソースは負荷抵抗Ｒｏを介して接地
されている。また、トランジスタＱｏのソースは出力端
子Ｄｏとなっている。
次に、第１図の回路の動作について説明をする。
第２図は、第１図の回路における各部に与えられるクロ
ックの変化および出力を示すタイミング図である。この
タイミング図のうち、クロックφＨおよびクロックφＲ
は、従来の装置と全く同じタイミングで与えられるもの
であるが、制御クロックφＣは、駆動クロックφＨが３
サイクル繰返すごとに１回入力されるようなりロックに
なっている。この例では、駆動クロックφＨと制御クロ
ックφＣのパルス幅は等しくなっているが、制御クロッ
クφＣはリセットクロックφＲを１パルスだけ含むパル
ス幅のものであればよい。
ックの変化および出力を示すタイミング図である。この
タイミング図のうち、クロックφＨおよびクロックφＲ
は、従来の装置と全く同じタイミングで与えられるもの
であるが、制御クロックφＣは、駆動クロックφＨが３
サイクル繰返すごとに１回入力されるようなりロックに
なっている。この例では、駆動クロックφＨと制御クロ
ックφＣのパルス幅は等しくなっているが、制御クロッ
クφＣはリセットクロックφＲを１パルスだけ含むパル
ス幅のものであればよい。
スイッチ７の制御端子７２に入力されるクロックφＣが
ハイレベルのときにリセットクロックφＲがスイッチ７
へ与えられると、スイッチ７の出力端子７３からハイレ
ベル信号が導出されて、ゲート４にリセット信号が与え
られ、トランジスタＱＯの出力ＤＯは最も高電位となる
（第２図（ｄ）参照）。スイッチ７の出カフ３、つまり
クロックφＲとクロックφＣのアンド出力がローレベル
に変位するとき、ゲート電極４とフローティングディフ
ュージョン６との間の容量結合により、出力電位Ｄｏは
そのレベルがやや低下する（第２図（ｅ）参照）。その
後、クロックφＨがローレベルになると、電荷結合素子
内の電荷がフローティングディフュージョン６へ読出さ
れる。応じてトランジスタＱｏの出力Ｄｏのレベルが所
定のレベルに下がる（第２図（ａ）参照）。そして、出
力Ｄｏのレベルはそのまま保持され、クロックφＨが一
度ハイレベルとなり再度ローレベルとなるとき、その立
下がりで電荷結合素子内の次の信号電荷がフローティン
グディフュージョン６へ読出されるので、それに応じて
出力トランジスタＱＯの出力Ｄｏのレベルが変化する（
第２図（ｂ）参照）。そして、出力レベルＤｏはその状
態でまた保持される。さらに、クロックφＨがもう１サ
イクル進むと、出力レベルＤｏはさらに変化する（第２
図（Ｃ）参照）。このように、トランジスタＱ。
ハイレベルのときにリセットクロックφＲがスイッチ７
へ与えられると、スイッチ７の出力端子７３からハイレ
ベル信号が導出されて、ゲート４にリセット信号が与え
られ、トランジスタＱＯの出力ＤＯは最も高電位となる
（第２図（ｄ）参照）。スイッチ７の出カフ３、つまり
クロックφＲとクロックφＣのアンド出力がローレベル
に変位するとき、ゲート電極４とフローティングディフ
ュージョン６との間の容量結合により、出力電位Ｄｏは
そのレベルがやや低下する（第２図（ｅ）参照）。その
後、クロックφＨがローレベルになると、電荷結合素子
内の電荷がフローティングディフュージョン６へ読出さ
れる。応じてトランジスタＱｏの出力Ｄｏのレベルが所
定のレベルに下がる（第２図（ａ）参照）。そして、出
力Ｄｏのレベルはそのまま保持され、クロックφＨが一
度ハイレベルとなり再度ローレベルとなるとき、その立
下がりで電荷結合素子内の次の信号電荷がフローティン
グディフュージョン６へ読出されるので、それに応じて
出力トランジスタＱＯの出力Ｄｏのレベルが変化する（
第２図（ｂ）参照）。そして、出力レベルＤｏはその状
態でまた保持される。さらに、クロックφＨがもう１サ
イクル進むと、出力レベルＤｏはさらに変化する（第２
図（Ｃ）参照）。このように、トランジスタＱ。
の出力レベルＤＯは、駆動クロックφＨの立下がりに応
じて、（ａ）−（ｂ）−（ｃ）と、順次変化する。
じて、（ａ）−（ｂ）−（ｃ）と、順次変化する。
次に、クロックφＣが再びハイレベルとなり、リセット
クロックφＲがハイレベルとなると、出力Ｄｏは再びリ
セットされる。
クロックφＲがハイレベルとなると、出力Ｄｏは再びリ
セットされる。
以上述べたように、制御クロックφＣによって、リセッ
トクロックφＲの出力が制御され、駆動クロックφＨの
３サイクルに一度だけリセットクロツクφＲが電極４に
与えられてトランジスタＱ。
トクロックφＲの出力が制御され、駆動クロックφＨの
３サイクルに一度だけリセットクロツクφＲが電極４に
与えられてトランジスタＱ。
の出力Ｄｏがリセットされるようになっているので、出
力レベルが変化する期間（ａ ）から期間（ｂ）への変
化時、期間（ｂ）から期間（ｅ）への変化時にはフロー
ティングディフュージョン６のリセット動作が行なわれ
ず、前述したｋＴＣ雑音は生じない。したがって、第２
図におけるＡ。
力レベルが変化する期間（ａ ）から期間（ｂ）への変
化時、期間（ｂ）から期間（ｅ）への変化時にはフロー
ティングディフュージョン６のリセット動作が行なわれ
ず、前述したｋＴＣ雑音は生じない。したがって、第２
図におけるＡ。
ＢおよびＣの各タイミングで出力信号レベルをサンプリ
ングし、ＢとＡとの出力の差およびＣとＢとの出力の差
を求めることにより、雑音の少ない信号を得ることがで
きる。
ングし、ＢとＡとの出力の差およびＣとＢとの出力の差
を求めることにより、雑音の少ない信号を得ることがで
きる。
なお、φＣがハイレベルとなり、リセットパルスφＲが
入力された直後では上述の効果はないが、出力回路の飽
和が信号に比べて非常に小さい場合は、制御クロックφ
Ｃの周期を長くできるので、電荷結合素子の最も重要な
応用の撮像素子などでは、画素のわずかな部分の雑音が
従来レベルとなるだけで、制御クロックφＣが画素の位
置に対して固定したタイミングで入力されないよう注意
すれば、画面全体の雑音は小さくすることが可能である
。
入力された直後では上述の効果はないが、出力回路の飽
和が信号に比べて非常に小さい場合は、制御クロックφ
Ｃの周期を長くできるので、電荷結合素子の最も重要な
応用の撮像素子などでは、画素のわずかな部分の雑音が
従来レベルとなるだけで、制御クロックφＣが画素の位
置に対して固定したタイミングで入力されないよう注意
すれば、画面全体の雑音は小さくすることが可能である
。
また、第２図において、（ａ）の期間の信号を得るには
、オプティカルブラックのような基準レベルを持った出
力との差を作ればよい。
、オプティカルブラックのような基準レベルを持った出
力との差を作ればよい。
制御クロックφＣは信号のレベルに応じて同一周期（そ
の周期は信号レベルに応じて決める）で入力してもよい
し、また、出力レベルＤｏをモニタして、レベルが基準
値以下に低下したときに、制御クロックφＣを入力する
ようにしてもよい。
の周期は信号レベルに応じて決める）で入力してもよい
し、また、出力レベルＤｏをモニタして、レベルが基準
値以下に低下したときに、制御クロックφＣを入力する
ようにしてもよい。
さらにまた、Ｓ／Ｎ比を改善するために、たとえば撮像
素子では、解像度を犠牲にし、リセット動作１回か１画
素に対応するように、第２図において、期間（Ｃ）のＣ
のみをサンプリングするようにしてもよい。
素子では、解像度を犠牲にし、リセット動作１回か１画
素に対応するように、第２図において、期間（Ｃ）のＣ
のみをサンプリングするようにしてもよい。
なお、上記説明では、スイッチ７を介してリセットクロ
ックφＲをゲート電極４へつなぎ、スイッチ７へ与えら
れる制御クロックφＣによってリセット動作を制御した
が、他の方法によりリセットクロックφＲの周期を電荷
結合素子の駆動クロックφＨの周期の整数倍となるよう
にすることによって同一の効果を得ることができる。
ックφＲをゲート電極４へつなぎ、スイッチ７へ与えら
れる制御クロックφＣによってリセット動作を制御した
が、他の方法によりリセットクロックφＲの周期を電荷
結合素子の駆動クロックφＨの周期の整数倍となるよう
にすることによって同一の効果を得ることができる。
ｆ発明の効果］
以上のように、この発明によれば、リセット動作を電荷
結合素子の駆動クロック周期より長くし、リセット動作
時に生じるｋＴＣ雑音を低減でき、Ｓ／Ｎ比の良い電荷
結合素子を提供することができる。
結合素子の駆動クロック周期より長くし、リセット動作
時に生じるｋＴＣ雑音を低減でき、Ｓ／Ｎ比の良い電荷
結合素子を提供することができる。
第１図は、この発明の一実施例による電荷結合素子の出
力回路部分を示す図である。 第２図は、第１図の回路の動作を説明するためのタイミ
ング図である。 第３図は、従来の電荷結合素子の出力回路部分の図およ
び各部分の電荷容量を示す図である。 第４図は、′！Ｐ、３図の回路の動作を説明するための
タイミング図である。 図において、°１は半導体基板、２，３．４はゲート電
極、５．６は不純物領域、７はスイッチを示す。 第１図 ８４図
力回路部分を示す図である。 第２図は、第１図の回路の動作を説明するためのタイミ
ング図である。 第３図は、従来の電荷結合素子の出力回路部分の図およ
び各部分の電荷容量を示す図である。 第４図は、′！Ｐ、３図の回路の動作を説明するための
タイミング図である。 図において、°１は半導体基板、２，３．４はゲート電
極、５．６は不純物領域、７はスイッチを示す。 第１図 ８４図
Claims (6)
- （１）リセット用のＭＯＳトランジスタのドレイン部分
を電荷検出用の容量として用いるフローティングディフ
ュージョンアンプを出力回路に備えた電荷結合素子であ
って、 前記リセット用のＭＯＳトランジスタに加えられるリセ
ットクロックの周期が、前記電荷結合素子の駆動クロッ
クの周期よりも長くされていることを特徴とする、電荷
結合素子。 - （２）前記リセットクロックの周期は、前記電荷結合素
子の駆動クロックの周期の整数倍にされていることを特
徴とする、特許請求の範囲第１項記載の電荷結合素子。 - （３）前記リセットクロックは、前記電荷結合素子の出
力電圧が予め定める一定値以下になるごとに与えられる
ことを特徴とする、特許請求の範囲第１項記載の電荷結
合素子。 - （４）前記リセットクロックの周期は、前記電荷結合素
子の信号量が少なくなることに比例してその周期が長く
なるようにされていることを特徴とする、特許請求の範
囲第１項記載の電荷結合素子。 - （５）前記リセットクロックの周期で、前記電荷結合素
子の出力信号がサンプリングされるようにしたことを特
徴とする、特許請求の範囲第１項ないし第４項のいずれ
かに記載の電荷結合素子。 - （６）前記電荷結合素子の駆動クロックの周期で、電荷
結合素子の出力信号がサンプリングされるようにしたこ
とを特徴とする、特許請求の範囲第１項ないし第４項の
いずれかに記載の電荷結合素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204498A JPS6358968A (ja) | 1986-08-29 | 1986-08-29 | 電荷結合素子 |
| US07/078,198 US4803709A (en) | 1986-08-29 | 1987-07-27 | Elimination of KTC noise in a charge coupled device |
| FR8711120A FR2603415B1 (fr) | 1986-08-29 | 1987-08-05 | Circuit de sortie d'un dispositif de charge couplee |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204498A JPS6358968A (ja) | 1986-08-29 | 1986-08-29 | 電荷結合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358968A true JPS6358968A (ja) | 1988-03-14 |
Family
ID=16491524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204498A Pending JPS6358968A (ja) | 1986-08-29 | 1986-08-29 | 電荷結合素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4803709A (ja) |
| JP (1) | JPS6358968A (ja) |
| FR (1) | FR2603415B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084137B2 (ja) * | 1988-01-12 | 1996-01-17 | 日本電気株式会社 | 電荷転送装置の出力回路 |
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