JPH0771235B2 - 電荷検出回路の駆動方法 - Google Patents
電荷検出回路の駆動方法Info
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- JPH0771235B2 JPH0771235B2 JP1003263A JP326389A JPH0771235B2 JP H0771235 B2 JPH0771235 B2 JP H0771235B2 JP 1003263 A JP1003263 A JP 1003263A JP 326389 A JP326389 A JP 326389A JP H0771235 B2 JPH0771235 B2 JP H0771235B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電荷検出回路の駆動方法に関し、特に半導体
集積回路の出力回路として用いられる電荷検出回路の特
性を改善する駆動方法に関するものである。
集積回路の出力回路として用いられる電荷検出回路の特
性を改善する駆動方法に関するものである。
半導体集積回路のうち電荷結合素子（以下CCDと記
す。）等には電荷−電圧変換を行うフローティング・デ
ィフュージョン増幅器と呼ばれる電荷検出回路が用いら
れている。
す。）等には電荷−電圧変換を行うフローティング・デ
ィフュージョン増幅器と呼ばれる電荷検出回路が用いら
れている。
第６図（ａ）はこのフローティング・ディフュージョン
増幅器がCCDの出力回路に用いられた場合の断面構造を
示す図である。図において、第１導電型の半導体基板１
の上の所定箇所に、CCDの最終ゲート電極２および電位
障壁形成ゲート電極３が配置されている。ゲート電極２
には、電荷転送用の駆動クロックの１つΦＨが印加さ
れ、ゲート電極３には直流電圧VG0が印加される。そし
て前記ゲート電極３に隣接する領域に、ゲート電極４と
第２導電型の高濃度不純物領域5,6とからなるMOSトラン
ジスタが形成されている。このMOSトランジスタのゲー
ト電極４はリセットクロックΦＲが印加され、このリセ
ットクロックΦＲをハイレベルにすることによりMOSト
ランジスタがオンする。また、不純物領域６にはリセッ
ト電源VRが接続されている。
増幅器がCCDの出力回路に用いられた場合の断面構造を
示す図である。図において、第１導電型の半導体基板１
の上の所定箇所に、CCDの最終ゲート電極２および電位
障壁形成ゲート電極３が配置されている。ゲート電極２
には、電荷転送用の駆動クロックの１つΦＨが印加さ
れ、ゲート電極３には直流電圧VG0が印加される。そし
て前記ゲート電極３に隣接する領域に、ゲート電極４と
第２導電型の高濃度不純物領域5,6とからなるMOSトラン
ジスタが形成されている。このMOSトランジスタのゲー
ト電極４はリセットクロックΦＲが印加され、このリセ
ットクロックΦＲをハイレベルにすることによりMOSト
ランジスタがオンする。また、不純物領域６にはリセッ
ト電源VRが接続されている。
不純物領域５はフローティング・ディフュージョンと呼
ばれ、同じ半導体基板１上に形成された出力用のソース
フォロワトランジスタTr0のゲートと接続されている。
トランジスタTr0のドレインには、ソースフォロワ用電
源V0が印加される。また、このトランジスタTr0のソー
スは負荷抵抗R0を介して接地されており、ソースと負荷
抵抗R0との接続点から出力D0が導出される。
ばれ、同じ半導体基板１上に形成された出力用のソース
フォロワトランジスタTr0のゲートと接続されている。
トランジスタTr0のドレインには、ソースフォロワ用電
源V0が印加される。また、このトランジスタTr0のソー
スは負荷抵抗R0を介して接地されており、ソースと負荷
抵抗R0との接続点から出力D0が導出される。
次に動作について説明する。第６図（ｂ）〜（ｄ）は、
それぞれ第７図のクロックタイミング図のt1〜t3に相当
する時刻における第６図（ａ）の各部分のポテンシャル
を示す図である。
それぞれ第７図のクロックタイミング図のt1〜t3に相当
する時刻における第６図（ａ）の各部分のポテンシャル
を示す図である。
まず、第７図の時刻t1では、駆動クロックΦＨはハイレ
ベルであり、ゲート電極２の下には、第６図（ｂ）に示
すようにポテンシャル井戸が形成され、信号電荷Ｑが蓄
積されている。同時に、リセットクロックΦＲがハイレ
ベルとなっており、ゲート電極４ならびに不純物領域５
および６で構成されるMOSトランジスタON状態となり、
不純物領域５およびそれにつながるトランジスタTr0の
ゲートの各電圧はリセット電源VRのレベルにリセットさ
れている。
ベルであり、ゲート電極２の下には、第６図（ｂ）に示
すようにポテンシャル井戸が形成され、信号電荷Ｑが蓄
積されている。同時に、リセットクロックΦＲがハイレ
ベルとなっており、ゲート電極４ならびに不純物領域５
および６で構成されるMOSトランジスタON状態となり、
不純物領域５およびそれにつながるトランジスタTr0の
ゲートの各電圧はリセット電源VRのレベルにリセットさ
れている。
次に、第７図の時刻t2では、リセットクロックΦＲがロ
ーレベルとなり、ゲート電極４ならびに不純物領域５お
よび形成されるMOSトランジスタはオフとなる（第６図
（ｃ）参照）。リセットクロックΦＲがハイレベルから
ローレベルへ変わるとき、ゲート電極４と不純物領域５
との容量結合により、不純物領域５の電位は低下する。
リセットクロックΦＲがローレベルの期間中は不純物領
域５につながるノードはフローティングとなる。
ーレベルとなり、ゲート電極４ならびに不純物領域５お
よび形成されるMOSトランジスタはオフとなる（第６図
（ｃ）参照）。リセットクロックΦＲがハイレベルから
ローレベルへ変わるとき、ゲート電極４と不純物領域５
との容量結合により、不純物領域５の電位は低下する。
リセットクロックΦＲがローレベルの期間中は不純物領
域５につながるノードはフローティングとなる。
次に、第７図の時刻t3において、駆動クロックΦＨがロ
ーレベルとなると、ゲート電極２の下のポテンシャル井
戸に蓄えられていた信号電荷Ｑが不純物領域５に読み出
され（第６図（ｄ）参照）、不純物領域５のノードの電
圧を変化させ、この電位の変化がソースフォロワ回路を
通して出力される。出力の大きさΔＶはフローティング
・ディフュージョン・ノードの容量をCFD、ソースフォ
ロワの利得をＧとすると、 となる。ソースフォロワの利得は通常0.7〜0.9程度とほ
とんど変化しないので、同じ信号量Ｑに対しΔＶを大き
くするためには容量CFDを小さくする必要がある。同じ
信号量Ｑに対してΔＶが大きいほど、電荷−電圧変換利
得が大きいわけで、S/N面等の観点から有利となる。
ーレベルとなると、ゲート電極２の下のポテンシャル井
戸に蓄えられていた信号電荷Ｑが不純物領域５に読み出
され（第６図（ｄ）参照）、不純物領域５のノードの電
圧を変化させ、この電位の変化がソースフォロワ回路を
通して出力される。出力の大きさΔＶはフローティング
・ディフュージョン・ノードの容量をCFD、ソースフォ
ロワの利得をＧとすると、 となる。ソースフォロワの利得は通常0.7〜0.9程度とほ
とんど変化しないので、同じ信号量Ｑに対しΔＶを大き
くするためには容量CFDを小さくする必要がある。同じ
信号量Ｑに対してΔＶが大きいほど、電荷−電圧変換利
得が大きいわけで、S/N面等の観点から有利となる。
一方、電荷検出回路で検出できる電荷最大量は、該信号
電荷が不純物領域５に蓄積されたときにも該領域５の電
位がゲート電極３の下のチャネルポテンシャルを越えな
いような電位変化を与える信号量までであり、このよう
に容量CFDが検出できる電荷の最大量を決める。CFDを小
さくして電荷−電圧変換利得を大きくしようとすると、
フローティング・ディフュージョン部分の電位変化は大
きくなるが、検出可能な最大電荷量は小さくなる。
電荷が不純物領域５に蓄積されたときにも該領域５の電
位がゲート電極３の下のチャネルポテンシャルを越えな
いような電位変化を与える信号量までであり、このよう
に容量CFDが検出できる電荷の最大量を決める。CFDを小
さくして電荷−電圧変換利得を大きくしようとすると、
フローティング・ディフュージョン部分の電位変化は大
きくなるが、検出可能な最大電荷量は小さくなる。
第８図はCCDで電気的，光学的に発生した信号電荷量Ｑ
とソース・フォロワトランジスタの出力の大きさΔＶと
の関係を示す図である。図に示すように、ＱとΔＶとの
関係はCCDの設計とソース・フォロワトランジスタの回
路系で決まる出力の飽和レベルDomaxまでリニアである
が、そのレベルを越えると入力Ｑに対して出力ΔＶは飽
和状態、あるいはリニア特性からずれてくるようにな
る。ここで、容量CFDを小さくして図のａからｂに示す
ように入力の電荷量Ｑに対する主力の大きさΔＶを大き
くし、電荷−電圧変換利得を大きくすると、最大電荷量
はQamaxからQbmaxまで低下し、バックグラウンドに畳重
された小さな信号電荷qsは検出できなくなってしまうと
いう問題点があった。
とソース・フォロワトランジスタの出力の大きさΔＶと
の関係を示す図である。図に示すように、ＱとΔＶとの
関係はCCDの設計とソース・フォロワトランジスタの回
路系で決まる出力の飽和レベルDomaxまでリニアである
が、そのレベルを越えると入力Ｑに対して出力ΔＶは飽
和状態、あるいはリニア特性からずれてくるようにな
る。ここで、容量CFDを小さくして図のａからｂに示す
ように入力の電荷量Ｑに対する主力の大きさΔＶを大き
くし、電荷−電圧変換利得を大きくすると、最大電荷量
はQamaxからQbmaxまで低下し、バックグラウンドに畳重
された小さな信号電荷qsは検出できなくなってしまうと
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、電荷−電圧変換利得を大きくしても、検出で
きる最大電荷量が小さくならない電荷検出回路の駆動方
法を提供することを目的とする。
たもので、電荷−電圧変換利得を大きくしても、検出で
きる最大電荷量が小さくならない電荷検出回路の駆動方
法を提供することを目的とする。
この発明に係る電荷検出回路の駆動方法は、第１導電形
の半導体基板上に形成された第２導電形の拡散領域と、
この拡散領域に隣接した電位障壁形成ゲート電極と、電
位障壁形成ゲート電極に隣接したCCDの最終ゲート電極
と、拡散領域をソース電極として形成された拡散領域リ
セット用のMOSトランジスタと、拡散領域の電位を入力
として動作し、出力信号を出力するソースフォロワ回路
からなるフローティング・ディフュージョン増幅器型の
電荷検出回路の駆動方法において、CCDの最終ゲート電
極下の電位井戸内に全信号電荷が転送されてきた時に、
全信号電荷の一部の電荷を電位障壁ゲート電極下に形成
された電位障壁を越えて上記拡散領域部分に出力するよ
うに駆動したものである。あるいはCCDの最終ゲート電
極下の電位井戸内に信号電荷が転送されてきた時に、上
記電位障壁形成ゲート電極下に形成された電位障壁を越
えて該拡散領域部分に出力される電荷を第１の出力信号
とし、該第１の出力信号をリセットした後、該CCDの最
終ゲート電極下に残存している電荷を該拡散領域部分に
出力してこれを第２の出力信号とするように駆動したも
のである。また、さらには、上記２つの駆動方法におい
て信号出力期間内に電位障壁形成ゲート電極に加える電
圧をステップ状に変化させるようにしたものである。
の半導体基板上に形成された第２導電形の拡散領域と、
この拡散領域に隣接した電位障壁形成ゲート電極と、電
位障壁形成ゲート電極に隣接したCCDの最終ゲート電極
と、拡散領域をソース電極として形成された拡散領域リ
セット用のMOSトランジスタと、拡散領域の電位を入力
として動作し、出力信号を出力するソースフォロワ回路
からなるフローティング・ディフュージョン増幅器型の
電荷検出回路の駆動方法において、CCDの最終ゲート電
極下の電位井戸内に全信号電荷が転送されてきた時に、
全信号電荷の一部の電荷を電位障壁ゲート電極下に形成
された電位障壁を越えて上記拡散領域部分に出力するよ
うに駆動したものである。あるいはCCDの最終ゲート電
極下の電位井戸内に信号電荷が転送されてきた時に、上
記電位障壁形成ゲート電極下に形成された電位障壁を越
えて該拡散領域部分に出力される電荷を第１の出力信号
とし、該第１の出力信号をリセットした後、該CCDの最
終ゲート電極下に残存している電荷を該拡散領域部分に
出力してこれを第２の出力信号とするように駆動したも
のである。また、さらには、上記２つの駆動方法におい
て信号出力期間内に電位障壁形成ゲート電極に加える電
圧をステップ状に変化させるようにしたものである。
この発明における電荷検出回路の駆動方法は、信号読出
し時に電荷検出回路直前のゲート電極下に蓄積できる電
荷量を不要負荷として引き去る電荷量とし、該ゲート電
極下に信号電荷が転送されてきた時に、ゲート電極下に
蓄積できないで余った信号電荷を電荷検出回路で検出す
るようにしたので、電荷−電圧変換利得を大きくするこ
とができるとともに、実効的に電荷検出回路の検出でき
る最大電荷量を大きくできる。
し時に電荷検出回路直前のゲート電極下に蓄積できる電
荷量を不要負荷として引き去る電荷量とし、該ゲート電
極下に信号電荷が転送されてきた時に、ゲート電極下に
蓄積できないで余った信号電荷を電荷検出回路で検出す
るようにしたので、電荷−電圧変換利得を大きくするこ
とができるとともに、実効的に電荷検出回路の検出でき
る最大電荷量を大きくできる。
以下、この発明の実施例を図について説明する。
第１図（ａ）はこの発明に係る電荷検出回路の断面構造
を示す図で、これは従来の第６図（ａ）に示した電荷検
出回路の構造と全く同じである。
を示す図で、これは従来の第６図（ａ）に示した電荷検
出回路の構造と全く同じである。
次に本発明の第１の実施例による電荷検出回路の駆動方
法について説明する。第１図（ｂ）〜（ｄ）は第２図の
クロックタイミング図のt1〜t3に相当する時刻における
第１図（ａ）の各部のポテンシャルを示す図である。第
２図でt0はCCDの最終ゲート電極２下の電位井戸に信号
電荷が転送されてくるタイミングを示す。
法について説明する。第１図（ｂ）〜（ｄ）は第２図の
クロックタイミング図のt1〜t3に相当する時刻における
第１図（ａ）の各部のポテンシャルを示す図である。第
２図でt0はCCDの最終ゲート電極２下の電位井戸に信号
電荷が転送されてくるタイミングを示す。
まず、第２図の時刻t1では駆動クロックΦＨはハイレベ
ルであり、ゲート電極２の下には第１図（ｂ）に示すよ
うに電位井戸が形成されている。フローティング・ディ
フュージョンはリセットされた状態にある。
ルであり、ゲート電極２の下には第１図（ｂ）に示すよ
うに電位井戸が形成されている。フローティング・ディ
フュージョンはリセットされた状態にある。
次に第２図の時刻t2では、時刻t0でゲート電極２の下の
電位井戸に信号電荷が転送されてくるが、ゲート電極２
の下の電位井戸の容量に蓄えられる信号電荷QBを残し
て、あふれ出した信号電荷Q3（＝QD＋qS）は電位障壁形
成ゲート電極３の下のポテンシャルバリアを越えて、フ
ローティング・ディフュージョンの不純物領域５に転送
され、これによるフローティング・ディフュージョン部
の電位変化がソース・フォロワを通して読み出される
（第１図（ｃ）参照）。
電位井戸に信号電荷が転送されてくるが、ゲート電極２
の下の電位井戸の容量に蓄えられる信号電荷QBを残し
て、あふれ出した信号電荷Q3（＝QD＋qS）は電位障壁形
成ゲート電極３の下のポテンシャルバリアを越えて、フ
ローティング・ディフュージョンの不純物領域５に転送
され、これによるフローティング・ディフュージョン部
の電位変化がソース・フォロワを通して読み出される
（第１図（ｃ）参照）。
次に、第２図の時刻t3において、リセットクロックΦＲ
がハイレベルとなり、ゲート電極４ならびに不純物領域
５および６で形成されるMOSトランジスタがオンとなる
とともに、ΦＨがローレベルとなり、ゲート電極２の下
に蓄えられていた信号電荷QBが、ゲート電極２の下のチ
ャネルと上記MOSトランジスタを通して、リセット電源V
Rに流れ込み、フローティング・ディフュージョンはリ
セットされる（第１図（ｄ）参照）。従って本実施例で
は、QB＋QSの信号電荷のうちバックグラウンド成分のQB
を除いたQSの成分を検出することになる。
がハイレベルとなり、ゲート電極４ならびに不純物領域
５および６で形成されるMOSトランジスタがオンとなる
とともに、ΦＨがローレベルとなり、ゲート電極２の下
に蓄えられていた信号電荷QBが、ゲート電極２の下のチ
ャネルと上記MOSトランジスタを通して、リセット電源V
Rに流れ込み、フローティング・ディフュージョンはリ
セットされる（第１図（ｄ）参照）。従って本実施例で
は、QB＋QSの信号電荷のうちバックグラウンド成分のQB
を除いたQSの成分を検出することになる。
このような本実施例においては、上述のように従来検出
していた信号電荷量Ｑ（＝QB＋QD＋qS）から一定のバッ
クグラウンドQB成分を引き去った信号電荷量QS（＝QD＋
qS）を検出するようにしたので、電荷−電圧変換利得を
大きくしても、バックグラウンドに重畳された小さな信
号電荷量qSを確実に検出できる。また、出力の飽和レベ
ルDomaxは信号電荷量QSの最大量を検出できるような値
に回路設計で決定すればよく、最大電荷量を増加するこ
とができる。
していた信号電荷量Ｑ（＝QB＋QD＋qS）から一定のバッ
クグラウンドQB成分を引き去った信号電荷量QS（＝QD＋
qS）を検出するようにしたので、電荷−電圧変換利得を
大きくしても、バックグラウンドに重畳された小さな信
号電荷量qSを確実に検出できる。また、出力の飽和レベ
ルDomaxは信号電荷量QSの最大量を検出できるような値
に回路設計で決定すればよく、最大電荷量を増加するこ
とができる。
なお、本発明ではバックグラウンドに重畳された小さな
信号電荷を検出するために電荷検出回路で出力を得る最
終段階で信号電荷量ＱのバックグラウンドQBを引き去る
ようにしているが、これは個々の画素毎に信号電荷のバ
ックグラウンドを引き去ることも考えられる。しかる
に、この場合には個々の画素毎に固定パターンノイズが
発生し、これにより出力のバラツキが発生するおそれが
あるが、本発明では、引き去るバックグラウンドの量を
常に一定にすることができ、かかる問題は生じない。
信号電荷を検出するために電荷検出回路で出力を得る最
終段階で信号電荷量ＱのバックグラウンドQBを引き去る
ようにしているが、これは個々の画素毎に信号電荷のバ
ックグラウンドを引き去ることも考えられる。しかる
に、この場合には個々の画素毎に固定パターンノイズが
発生し、これにより出力のバラツキが発生するおそれが
あるが、本発明では、引き去るバックグラウンドの量を
常に一定にすることができ、かかる問題は生じない。
また、第３図、第４図に本発明の第２の実施例による電
荷検出回路の駆動方法を示す。第３図は上記実施例の第
１図に、第４図は第２図に相当する図である。第４図で
t1〜t2に相当するタイミングの動作は上記実施例と全く
同じであるので、ここではt3〜t6のタイミングにおける
動作を説明する。
荷検出回路の駆動方法を示す。第３図は上記実施例の第
１図に、第４図は第２図に相当する図である。第４図で
t1〜t2に相当するタイミングの動作は上記実施例と全く
同じであるので、ここではt3〜t6のタイミングにおける
動作を説明する。
まず、第４図の時刻t3ではΦＲがハイレベルになり、フ
ローティング・ディフュージョンにあった信号電荷Q
S（＝QD＋qS）をリセット電源VRへ引き抜くとともに、
フローティング・ディフュージョン部の電位をリセット
する（第３図（ｄ）参照）。
ローティング・ディフュージョンにあった信号電荷Q
S（＝QD＋qS）をリセット電源VRへ引き抜くとともに、
フローティング・ディフュージョン部の電位をリセット
する（第３図（ｄ）参照）。
次に、第４図の時刻t4ではΦＲがローレベルとなり、フ
ローティング・ディフュージョン部はフローティングの
状態になる（第３図（ｅ）参照）。
ローティング・ディフュージョン部はフローティングの
状態になる（第３図（ｅ）参照）。
次に第４図の時刻t5ではΦＨがローレベルとなりゲート
電極２の下に蓄えられていた信号電荷QBが、ゲート電極
３の下に形成されたポテンシャルバリアを越えてフロー
ティング・ディフュージョン部に転送され、これによる
フローティング・ディフュージョン部の電位変化がソー
スフォロアを通して読み出される（第３図（ｆ）参
照）。
電極２の下に蓄えられていた信号電荷QBが、ゲート電極
３の下に形成されたポテンシャルバリアを越えてフロー
ティング・ディフュージョン部に転送され、これによる
フローティング・ディフュージョン部の電位変化がソー
スフォロアを通して読み出される（第３図（ｆ）参
照）。
次に第４図の時刻t6では再びΦＲがハイレベルとなり、
フローティング・ディフュージョンにあった信号電荷QB
をリセット電源VRに引き抜くとともに、フローティング
・ディフュージョン部の電位をリセットする（第３図
（ｇ）参照）。
フローティング・ディフュージョンにあった信号電荷QB
をリセット電源VRに引き抜くとともに、フローティング
・ディフュージョン部の電位をリセットする（第３図
（ｇ）参照）。
以上述べた第２の実施例では第１の実施例と比較して、
信号成分に含まれているバックグラウンド成分QBも検出
できるという特徴がある。従って、回路の外に遅延回路
を設けてQS＋QBを計測するようにすると全体の電荷量を
検知することができるので信号の絶対量が必要な場合、
例えば赤外線を用いて温度計測を行う場合等には有効で
ある。
信号成分に含まれているバックグラウンド成分QBも検出
できるという特徴がある。従って、回路の外に遅延回路
を設けてQS＋QBを計測するようにすると全体の電荷量を
検知することができるので信号の絶対量が必要な場合、
例えば赤外線を用いて温度計測を行う場合等には有効で
ある。
また、上記第1,第２の実施例でバックグラウンド成分QB
の量はゲート電極３に印加する直流電圧VG0によって制
御することができるが、これは第５図の本発明の第３の
実施例に示すようにVGOの電圧を信号の読出し期間の間
ステップ状に変化させ、１ステップ毎に毎回フローティ
ング・ディフュージョンに蓄積する信号電荷をリセット
電源に引き抜くとともにフローティング・ディフュージ
ョン部の電位をリセットするように動作させてもよい。
このような本実施例では、VG0のレベルで決まる出力を
順次得ることができ、CCDの最終ゲート電極の下の容量
が充分に大きい場合には、読みだしステップの回数に応
じて最大電荷量を決定することができ、検出できる最大
電荷量をさらに増加させることができ、さらには種々の
ディジタル処理に有効となる。
の量はゲート電極３に印加する直流電圧VG0によって制
御することができるが、これは第５図の本発明の第３の
実施例に示すようにVGOの電圧を信号の読出し期間の間
ステップ状に変化させ、１ステップ毎に毎回フローティ
ング・ディフュージョンに蓄積する信号電荷をリセット
電源に引き抜くとともにフローティング・ディフュージ
ョン部の電位をリセットするように動作させてもよい。
このような本実施例では、VG0のレベルで決まる出力を
順次得ることができ、CCDの最終ゲート電極の下の容量
が充分に大きい場合には、読みだしステップの回数に応
じて最大電荷量を決定することができ、検出できる最大
電荷量をさらに増加させることができ、さらには種々の
ディジタル処理に有効となる。
なお、上記実施例ではCCDの出力回路として説明した
が、CCDに限らず、例えば、MOS形のイメージセンサ等の
電荷を電圧に変換する必要のある集積回路では同様に本
発明を適用することができる。
が、CCDに限らず、例えば、MOS形のイメージセンサ等の
電荷を電圧に変換する必要のある集積回路では同様に本
発明を適用することができる。
また上記実施例では、ソース・フォロワ回路が１段で負
荷に抵抗を用いたものを示したが、ソースフォロア回路
は多段であってもよく、また、負荷がトランジスタであ
ってもよく、これらの場合においても上記実施例と全く
同様な効果を奏する。また、上記実施例では、第１導電
形の半導体基板１上の第２導電形の不純物領域からなる
MOSトランジスタを形成した電荷検出回路について説明
したが、これはこの構造のものに限定されるものではな
く、例えば、第２電導形の半導体基板の一部に形成した
第１導電形の半導体層上にMOSトランジスタを形成する
ための第２導電形の不純物領域を有する構造でもよく、
この場合においても上記実施例と同様に本発明の駆動方
法を適用でき、同様の効果を奏する。
荷に抵抗を用いたものを示したが、ソースフォロア回路
は多段であってもよく、また、負荷がトランジスタであ
ってもよく、これらの場合においても上記実施例と全く
同様な効果を奏する。また、上記実施例では、第１導電
形の半導体基板１上の第２導電形の不純物領域からなる
MOSトランジスタを形成した電荷検出回路について説明
したが、これはこの構造のものに限定されるものではな
く、例えば、第２電導形の半導体基板の一部に形成した
第１導電形の半導体層上にMOSトランジスタを形成する
ための第２導電形の不純物領域を有する構造でもよく、
この場合においても上記実施例と同様に本発明の駆動方
法を適用でき、同様の効果を奏する。
また、本発明は従来と同様の構造で達成できるので、外
部における駆動の変更で従来方法と本発明の切替えが簡
単にでき多くのモードで動作させることが可能である。
部における駆動の変更で従来方法と本発明の切替えが簡
単にでき多くのモードで動作させることが可能である。
また、タイミング関係も上記実施例に限らず、上記動作
を可能にするタイミング関係であれば良い。
を可能にするタイミング関係であれば良い。
以上のようにこの発明によれば、電荷検出回路直前のゲ
ート電極下に蓄積できる電荷量を不要電荷として引き抜
きさる電荷量とし、該ゲート電極下に信号電荷が転送さ
れてきた時、このゲート電極下に蓄積できないで余った
信号電荷を電荷検出回路で検出するように駆動し、信号
電荷に含まれる一定のバックグラウンド成分を引きさっ
た信号を出力して検出するようにしたので、電荷検出回
路の電荷−電圧変換利得を大きくできるとともに、検出
できる最大電荷量も増加できる効果がある。
ート電極下に蓄積できる電荷量を不要電荷として引き抜
きさる電荷量とし、該ゲート電極下に信号電荷が転送さ
れてきた時、このゲート電極下に蓄積できないで余った
信号電荷を電荷検出回路で検出するように駆動し、信号
電荷に含まれる一定のバックグラウンド成分を引きさっ
た信号を出力して検出するようにしたので、電荷検出回
路の電荷−電圧変換利得を大きくできるとともに、検出
できる最大電荷量も増加できる効果がある。
第１図は本発明の第１の実施例による電荷検出回路の駆
動方法における電荷検出回路の断面構造とポテンシャル
を示す図、第２図は本発明の第１の実施例による電荷検
出回路の駆動方法のクロックタイミングを示す図、第３
図は本発明の第２の実施例による電荷検出回路の駆動方
法における電荷検出回路の断面構造とポテンシャルを示
す図、第４図は本発明の第２の実施例による電荷検出回
路の駆動方法のクロックタイミングを示す図、第５図は
本発明の第３の実施例による電荷検出回路の駆動方法に
よるゲート電極印加電圧波形を示す図、第６図は従来の
電荷検出回路の駆動方法による電荷検出回路の断面構造
とポテンシャルを示す図、第７図は従来の動作を説明す
るクロックタイミング図、第８図は信号電荷量Ｑと電荷
検出回路の出力ΔＶとの関係を示す図である。 図中、１……半導体基板、２……CCDの最終ゲート電
極、３……電位障壁形成ゲート電極、４……ゲート電
極、5,6……不純物領域。 なお図中同一符号は同一又は相当部分を示す。
動方法における電荷検出回路の断面構造とポテンシャル
を示す図、第２図は本発明の第１の実施例による電荷検
出回路の駆動方法のクロックタイミングを示す図、第３
図は本発明の第２の実施例による電荷検出回路の駆動方
法における電荷検出回路の断面構造とポテンシャルを示
す図、第４図は本発明の第２の実施例による電荷検出回
路の駆動方法のクロックタイミングを示す図、第５図は
本発明の第３の実施例による電荷検出回路の駆動方法に
よるゲート電極印加電圧波形を示す図、第６図は従来の
電荷検出回路の駆動方法による電荷検出回路の断面構造
とポテンシャルを示す図、第７図は従来の動作を説明す
るクロックタイミング図、第８図は信号電荷量Ｑと電荷
検出回路の出力ΔＶとの関係を示す図である。 図中、１……半導体基板、２……CCDの最終ゲート電
極、３……電位障壁形成ゲート電極、４……ゲート電
極、5,6……不純物領域。 なお図中同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】第１導電形の半導体基板上もしくは半導体
層上に形成した第２導電形の拡散領域と、 該拡散領域に隣接した電位障壁形成ゲート電極と、 該電位障壁形成ゲート電極に隣接したCCDの最終ゲート
電極と、 該拡散領域をソース電極として形成した該拡散領域リセ
ット用のMOSトランジスタと、 該拡散領域の電位を入力として動作し、出力信号を出力
するソースフォロワ回路とを備えたフローティング・デ
ィフュージョン増幅器型の電荷検出回路の駆動方法にお
いて、 上記CCDの最終ゲート電極下の電位井戸内に全信号電荷
を転送した時に、該全信号電荷の一部の電荷を、上記電
位障壁形成ゲート電極下に形成した電位障壁を越えて上
記拡散領域部分に出力するようにしたことを特徴とする
電荷検出回路の駆動方法。 - 【請求項２】上記信号出力期間内に上記電位障壁形成ゲ
ート電極に加える電圧をステップ状に変化させることを
特徴とする請求項１記載の電荷検出回路の駆動方法。 - 【請求項３】第１導電形の半導体基板上もしくは半導体
層上に形成した第２導電形の拡散領域と、 該拡散領域に隣接した電位障壁形成ゲート電極と、 該電位障壁形成ゲート電極に隣接したCCDの最終ゲート
電極と、 上記拡散領域をソース電極として形成した該拡散領域リ
セット用のMOSトランジスタと、 該拡散領域の電位を入力として動作し、出力信号を出力
するソースフォロワ回路とを備えたフローティング・デ
ィフュージョン増幅器型の電荷検出回路の駆動方法にお
いて、 上記CCDの最終ゲート電極下の電位井戸内に信号電荷を
転送した時に、上記電位障壁形成ゲート電極下に形成し
た電位障壁を越えて該拡散領域部分に出力する電荷を第
１の出力信号とし、該第１の出力信号をリセットした
後、該CCDの最終ゲート電極下に残存している電荷を該
拡散領域部分に出力し、これを第２の出力信号とするこ
とを特徴とする電荷検出回路の駆動方法。 - 【請求項４】上記信号出力期間内に上記電位障壁形成ゲ
ート電極に加える電圧をステップ状に変化させることを
特徴とする請求項３記載の電荷検出回路の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003263A JPH0771235B2 (ja) | 1989-01-10 | 1989-01-10 | 電荷検出回路の駆動方法 |
| EP89312415A EP0377959B1 (en) | 1989-01-10 | 1989-11-29 | A method of driving a charge detection circuit |
| DE68920854T DE68920854T2 (de) | 1989-01-10 | 1989-11-29 | Verfahren zum Steuern einer Ladungsdetektorschaltung. |
| US07/452,119 US4998265A (en) | 1989-01-10 | 1989-12-18 | Method of driving a charge detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003263A JPH0771235B2 (ja) | 1989-01-10 | 1989-01-10 | 電荷検出回路の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183678A JPH02183678A (ja) | 1990-07-18 |
| JPH0771235B2 true JPH0771235B2 (ja) | 1995-07-31 |
Family
ID=11552582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1003263A Expired - Fee Related JPH0771235B2 (ja) | 1989-01-10 | 1989-01-10 | 電荷検出回路の駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4998265A (ja) |
| EP (1) | EP0377959B1 (ja) |
| JP (1) | JPH0771235B2 (ja) |
| DE (1) | DE68920854T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04148536A (ja) * | 1990-10-12 | 1992-05-21 | Sony Corp | 転送電荷増幅装置 |
| JP2586727B2 (ja) * | 1990-11-09 | 1997-03-05 | 三菱電機株式会社 | 電荷検出回路の制御装置 |
| US6815791B1 (en) * | 1997-02-10 | 2004-11-09 | Fillfactory | Buried, fully depletable, high fill factor photodiodes |
| US7199410B2 (en) * | 1999-12-14 | 2007-04-03 | Cypress Semiconductor Corporation (Belgium) Bvba | Pixel structure with improved charge transfer |
| JPH11261046A (ja) | 1998-03-12 | 1999-09-24 | Canon Inc | 固体撮像装置 |
| US7808022B1 (en) | 2005-03-28 | 2010-10-05 | Cypress Semiconductor Corporation | Cross talk reduction |
| US7750958B1 (en) | 2005-03-28 | 2010-07-06 | Cypress Semiconductor Corporation | Pixel structure |
| JP2009130015A (ja) * | 2007-11-21 | 2009-06-11 | Sanyo Electric Co Ltd | 撮像装置 |
| US8476567B2 (en) | 2008-09-22 | 2013-07-02 | Semiconductor Components Industries, Llc | Active pixel with precharging circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646119A (en) * | 1971-01-14 | 1987-02-24 | Rca Corporation | Charge coupled circuits |
| US3969634A (en) * | 1975-07-31 | 1976-07-13 | Hughes Aircraft Company | Bucket background subtraction circuit for charge-coupled devices |
| DE2542832C3 (de) * | 1975-09-25 | 1978-03-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Regeneriervorrichtung für Ladungsverschiebeanordnungen in Mehrlagenmetallisierung und Verfahren zum Betrieb |
| US4377755A (en) * | 1980-07-15 | 1983-03-22 | The United States Of America As Represented By The Secretary Of The Air Force | Signal compressor apparatus |
| JPS6358968A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | 電荷結合素子 |
-
1989
- 1989-01-10 JP JP1003263A patent/JPH0771235B2/ja not_active Expired - Fee Related
- 1989-11-29 EP EP89312415A patent/EP0377959B1/en not_active Expired - Lifetime
- 1989-11-29 DE DE68920854T patent/DE68920854T2/de not_active Expired - Fee Related
- 1989-12-18 US US07/452,119 patent/US4998265A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0377959A2 (en) | 1990-07-18 |
| DE68920854T2 (de) | 1995-08-31 |
| EP0377959A3 (en) | 1991-12-27 |
| JPH02183678A (ja) | 1990-07-18 |
| DE68920854D1 (de) | 1995-03-09 |
| US4998265A (en) | 1991-03-05 |
| EP0377959B1 (en) | 1995-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |