JP3024276B2 - 電荷転送素子 - Google Patents
電荷転送素子Info
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- JP3024276B2 JP3024276B2 JP3161250A JP16125091A JP3024276B2 JP 3024276 B2 JP3024276 B2 JP 3024276B2 JP 3161250 A JP3161250 A JP 3161250A JP 16125091 A JP16125091 A JP 16125091A JP 3024276 B2 JP3024276 B2 JP 3024276B2
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- charge
- charge transfer
- electrode
- charges
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Description
【０００１】
【産業上の利用分野】本発明は固体撮像装置や電荷転送
形の遅延線などに用いられる電荷転送素子に関する。
形の遅延線などに用いられる電荷転送素子に関する。
【０００２】
【従来の技術】電荷転送素子の構成を図３に示す。入力
部１２に設けられた入力端子１１より入力された電荷は
入力部１２により入力電荷量を調節され、電荷転送部１
３に送出される。電荷転送部１３に送出された電荷は出
力側へ順次転送され電圧変換部１４に入る。電圧変換部
１４で電荷は電圧に変換され出力回路１５を通して出力
端子１６から出力信号として出力される。
部１２に設けられた入力端子１１より入力された電荷は
入力部１２により入力電荷量を調節され、電荷転送部１
３に送出される。電荷転送部１３に送出された電荷は出
力側へ順次転送され電圧変換部１４に入る。電圧変換部
１４で電荷は電圧に変換され出力回路１５を通して出力
端子１６から出力信号として出力される。
【０００３】図４に従来の電荷転送素子の入力部の断面
構造図、図６に電荷入力のためのクロックパルス例、図
５に図６の各時刻ｔにおける電位図を示す。
構造図、図６に電荷入力のためのクロックパルス例、図
５に図６の各時刻ｔにおける電位図を示す。
【０００４】図４でＰ型半導体基板１上に形成され、電
荷転送を埋込みチャネル方式で行うために設けられたＮ
型拡散領域（電荷転送領域）２，電荷を注入するための
Ｎ型拡散領域３，さらにＮ型拡散領域３から注入された
電荷が逆戻りするのを防ぐ第１のゲート電極（Ｇ１）
４，注入される電荷量を制御する第２のゲート電極（Ｇ
２）６，第２のゲート電極６の下に蓄えられた電荷を電
荷転送領域２の第１の転送電極８の下へ電荷を転送する
ための第３のゲート（φIR）７，電荷転送領域２の中を
順次出力側へ転送するための第１の転送電極（φ1 ）
８，第２の転送電極（φ2 ）９を有している。
荷転送を埋込みチャネル方式で行うために設けられたＮ
型拡散領域（電荷転送領域）２，電荷を注入するための
Ｎ型拡散領域３，さらにＮ型拡散領域３から注入された
電荷が逆戻りするのを防ぐ第１のゲート電極（Ｇ１）
４，注入される電荷量を制御する第２のゲート電極（Ｇ
２）６，第２のゲート電極６の下に蓄えられた電荷を電
荷転送領域２の第１の転送電極８の下へ電荷を転送する
ための第３のゲート（φIR）７，電荷転送領域２の中を
順次出力側へ転送するための第１の転送電極（φ1 ）
８，第２の転送電極（φ2 ）９を有している。
【０００５】図６の時刻ｔ0 における電位図を図５
（ａ）に示す。この状態が初期状態である。ゲート電極
Ｇ１には直流電圧ＶG1′が、ゲート電極Ｇ２には直流電
圧ＶG2′が印加され、各々の電極下の電位はＶG1，ＶG2
となっている。次に時刻ｔ1 において端子ＩＤの電位が
ハイレベルからロウレベルに変化すると図５（ｂ）に示
すようにゲート電極Ｇ２の下まで電荷が注入される。時
刻ｔ2 で端子ＩＤの電位がハイレベルに戻るため、図５
（ｃ）に示すように、ゲート電極Ｇ１の下の電位ＶG1よ
り浅いところにある電荷はすべて電極ＩＤに吸収され、
ＶG1とＶG2の電位差分だけゲート電極Ｇ２の下に電荷が
蓄わえられる。時刻ｔ3 では電極φIRの電位がロウレベ
ルからハイレベルに変化するため、図５（ｄ）のよう
に、ゲート電極Ｇ２の下に蓄えられていた電荷は転送電
極φ1 の下とゲート電極φIRの下に蓄積される。時刻ｔ
4 ではゲート電極φIRの電位がロウレベルになるため、
図５（ｅ）に示すように、電荷はすべて転送電極φ1 の
下に蓄積される。その後の電荷転送は通常、良く知られ
ているＣＣＤの電荷転送方法で出力側へ転送すれば良
い。ここでゲート電極Ｇ１，Ｇ２に印加した直流電位Ｖ
G1′，ＶG2′とおのおのの電極下の電位ＶG1，ＶG2との
関係はおおむね ＶG1＝ＶG1′−ＶT1，ＶG2＝ＶG2′−ＶT2 となる。なおＶT1はゲート電極Ｇ１の下のしきい値電
圧、ＶT2はゲート電極Ｇ２の下のしきい値電圧を示す。
（ａ）に示す。この状態が初期状態である。ゲート電極
Ｇ１には直流電圧ＶG1′が、ゲート電極Ｇ２には直流電
圧ＶG2′が印加され、各々の電極下の電位はＶG1，ＶG2
となっている。次に時刻ｔ1 において端子ＩＤの電位が
ハイレベルからロウレベルに変化すると図５（ｂ）に示
すようにゲート電極Ｇ２の下まで電荷が注入される。時
刻ｔ2 で端子ＩＤの電位がハイレベルに戻るため、図５
（ｃ）に示すように、ゲート電極Ｇ１の下の電位ＶG1よ
り浅いところにある電荷はすべて電極ＩＤに吸収され、
ＶG1とＶG2の電位差分だけゲート電極Ｇ２の下に電荷が
蓄わえられる。時刻ｔ3 では電極φIRの電位がロウレベ
ルからハイレベルに変化するため、図５（ｄ）のよう
に、ゲート電極Ｇ２の下に蓄えられていた電荷は転送電
極φ1 の下とゲート電極φIRの下に蓄積される。時刻ｔ
4 ではゲート電極φIRの電位がロウレベルになるため、
図５（ｅ）に示すように、電荷はすべて転送電極φ1 の
下に蓄積される。その後の電荷転送は通常、良く知られ
ているＣＣＤの電荷転送方法で出力側へ転送すれば良
い。ここでゲート電極Ｇ１，Ｇ２に印加した直流電位Ｖ
G1′，ＶG2′とおのおのの電極下の電位ＶG1，ＶG2との
関係はおおむね ＶG1＝ＶG1′−ＶT1，ＶG2＝ＶG2′−ＶT2 となる。なおＶT1はゲート電極Ｇ１の下のしきい値電
圧、ＶT2はゲート電極Ｇ２の下のしきい値電圧を示す。
【０００６】図７にＶG1′を一定とし、ＶG2′を一変化
させた場合の出力電圧（Ｖout ）の変化の様子を示す。
通常Ｖout の最大値は１Ｖ〜３Ｖ程度であり△Ｖout ／
△ＶG2′＝１．５であるのでゲート電極Ｇ２の下のしき
い値電圧ＶT2に対しても△Ｖout ／△ＶT2＝１．５とな
る。又、ゲート電極Ｇ２の電圧ＶG2′を一定としゲート
電極Ｇ１の電圧ＶG1′を変化させた場合も同様に△Ｖ
out ／△ＶT1＝−１．５となる。一般的にＭＯＳＴｒの
しきい値電圧ＶT は±０．２Ｖのバラツキがあるのでゲ
ート電極Ｇ１とゲート電極Ｇ２の相対的なしきい値電圧
のバラツキの最大値は０．４Ｖとなり、出力電圧Ｖout
の変化量は０．４Ｖ×１．５倍＝０．６Ｖにも達する。
この値は出力電圧Ｖout を大きめの３Ｖと比較しても２
０％となる。
させた場合の出力電圧（Ｖout ）の変化の様子を示す。
通常Ｖout の最大値は１Ｖ〜３Ｖ程度であり△Ｖout ／
△ＶG2′＝１．５であるのでゲート電極Ｇ２の下のしき
い値電圧ＶT2に対しても△Ｖout ／△ＶT2＝１．５とな
る。又、ゲート電極Ｇ２の電圧ＶG2′を一定としゲート
電極Ｇ１の電圧ＶG1′を変化させた場合も同様に△Ｖ
out ／△ＶT1＝−１．５となる。一般的にＭＯＳＴｒの
しきい値電圧ＶT は±０．２Ｖのバラツキがあるのでゲ
ート電極Ｇ１とゲート電極Ｇ２の相対的なしきい値電圧
のバラツキの最大値は０．４Ｖとなり、出力電圧Ｖout
の変化量は０．４Ｖ×１．５倍＝０．６Ｖにも達する。
この値は出力電圧Ｖout を大きめの３Ｖと比較しても２
０％となる。
【０００７】
【発明が解決しようとする課題】この従来の電荷転送素
子の入力部ではゲート電極Ｇ１とゲート電極Ｇ２を別々
に作るためゲート電極Ｇ１の下のしきい値電圧ＶT1とゲ
ート電極Ｇ２の下のしきい値電圧ＶT2が互いに無関係に
ばらつき、入力装置からの電荷の注入量の制御が難し
く、特に出力電圧の最大値を測定したり、あるいは一定
出力電圧時の種々の特性測定を行なう場合には各製品毎
に適したＶG1′，ＶG2′を選ぶ必要があり、多大な時間
を要するという問題があった。
子の入力部ではゲート電極Ｇ１とゲート電極Ｇ２を別々
に作るためゲート電極Ｇ１の下のしきい値電圧ＶT1とゲ
ート電極Ｇ２の下のしきい値電圧ＶT2が互いに無関係に
ばらつき、入力装置からの電荷の注入量の制御が難し
く、特に出力電圧の最大値を測定したり、あるいは一定
出力電圧時の種々の特性測定を行なう場合には各製品毎
に適したＶG1′，ＶG2′を選ぶ必要があり、多大な時間
を要するという問題があった。
【０００８】
【課題を解決するための手段】本発明の電荷転送素子の
入力部はＰ型半導体基板上に形成され、電荷転送を埋込
みチャネル方式で行なうために設けられたＮ型拡散領域
と、電荷を注入するための別のＮ型拡散領域と、電荷を
注入するためのＮ型拡散領域に隣接して設けられ、注入
された電荷が逆戻りするのを防ぐ第１のゲート電極と、
さらにＮ型拡散領域と反対側で第１のゲート電極に隣接
して設けられた補助電極と、補助電極に隣接し、第１の
ゲート電極とは反対側に設けられて電荷を制御するため
の第２のゲート電極と、第２のゲート電極に隣接して補
助電極の反対側に設けられ、第２のゲート電極の下に蓄
えられた電荷を電荷転送領域へ転送するための第３のゲ
ート電極を備えている。
入力部はＰ型半導体基板上に形成され、電荷転送を埋込
みチャネル方式で行なうために設けられたＮ型拡散領域
と、電荷を注入するための別のＮ型拡散領域と、電荷を
注入するためのＮ型拡散領域に隣接して設けられ、注入
された電荷が逆戻りするのを防ぐ第１のゲート電極と、
さらにＮ型拡散領域と反対側で第１のゲート電極に隣接
して設けられた補助電極と、補助電極に隣接し、第１の
ゲート電極とは反対側に設けられて電荷を制御するため
の第２のゲート電極と、第２のゲート電極に隣接して補
助電極の反対側に設けられ、第２のゲート電極の下に蓄
えられた電荷を電荷転送領域へ転送するための第３のゲ
ート電極を備えている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す入力部の構造断面図
である。なお、電荷転送部，電圧変換部，出力回路は従
来と変らないので説明を省略する。Ｐ型半導体基板１上
に形成され、電荷転送を埋込みチャネル方式で行うため
に設けられたＮ型拡散領域（電荷転送領域）２，電荷を
注入するためのＮ型拡散領域３，注入された電荷量の逆
戻りを防ぐためにＮ型拡散領域３に隣接して設けられた
第１のゲート電極（Ｇ１）４，第１のゲート電極に隣接
し、Ｎ型拡散領域３と反対側に設けられた補助電極５，
補助電極に隣接し第１のゲート電極とは反対側に設けら
れ補助電極と同電位に接続され、注入される電荷量を制
御するための第２のゲート電極（Ｇ２）６と、第２のゲ
ート電極に隣接し、補助電極とは反対側に設けられ、第
２のゲート電極下に蓄えられた電荷を電荷転送領域２の
第１の転送電極（φIR）８の下へ転送するための第３の
ゲート電極（φ1 ）７，電荷転送領域２の中を順次電荷
を転送するための第１の転送電極８，第２の転送電極
（φ2 ）９を有している。
る。図１は本発明の一実施例を示す入力部の構造断面図
である。なお、電荷転送部，電圧変換部，出力回路は従
来と変らないので説明を省略する。Ｐ型半導体基板１上
に形成され、電荷転送を埋込みチャネル方式で行うため
に設けられたＮ型拡散領域（電荷転送領域）２，電荷を
注入するためのＮ型拡散領域３，注入された電荷量の逆
戻りを防ぐためにＮ型拡散領域３に隣接して設けられた
第１のゲート電極（Ｇ１）４，第１のゲート電極に隣接
し、Ｎ型拡散領域３と反対側に設けられた補助電極５，
補助電極に隣接し第１のゲート電極とは反対側に設けら
れ補助電極と同電位に接続され、注入される電荷量を制
御するための第２のゲート電極（Ｇ２）６と、第２のゲ
ート電極に隣接し、補助電極とは反対側に設けられ、第
２のゲート電極下に蓄えられた電荷を電荷転送領域２の
第１の転送電極（φIR）８の下へ転送するための第３の
ゲート電極（φ1 ）７，電荷転送領域２の中を順次電荷
を転送するための第１の転送電極８，第２の転送電極
（φ2 ）９を有している。
【００１０】従って、注入電荷量を制御する第１のゲー
ト電極４と第２のゲート電極６は同時に形成することが
できるため、第１のゲート電極４と第２のゲート電極６
のしきい値電圧ＶT1，ＶT2は同じになる。尚、補助ゲー
ト電極５は第１のゲート電極４，第２のゲート電極６と
は別々に形成する為、第１のゲート電極４及び第２のゲ
ート電極６のしきい値電圧とは最大０．４Ｖばらつく可
能性がある。しかし、図示の如く、補助ゲート電極５の
面積を第２のゲート電極６の面積より十分小さくするこ
とにより注入電荷量のばらつきは無視できる値となる。
ト電極４と第２のゲート電極６は同時に形成することが
できるため、第１のゲート電極４と第２のゲート電極６
のしきい値電圧ＶT1，ＶT2は同じになる。尚、補助ゲー
ト電極５は第１のゲート電極４，第２のゲート電極６と
は別々に形成する為、第１のゲート電極４及び第２のゲ
ート電極６のしきい値電圧とは最大０．４Ｖばらつく可
能性がある。しかし、図示の如く、補助ゲート電極５の
面積を第２のゲート電極６の面積より十分小さくするこ
とにより注入電荷量のばらつきは無視できる値となる。
【００１１】例えば従来例ではＶT のばらつき０．４Ｖ
で出力電圧Ｖout は０．６Ｖばらついたが、補助ゲート
の面積を第２のゲート電極の面積の９分の１にすれば
０．０６Ｖとなり十分小さい値となる。
で出力電圧Ｖout は０．６Ｖばらついたが、補助ゲート
の面積を第２のゲート電極の面積の９分の１にすれば
０．０６Ｖとなり十分小さい値となる。
【００１２】図２に図６のクロックパルスを入力したと
きの各ゲート下の電位状態を示す。動作は図５と同様で
あるので説明は省略する。
きの各ゲート下の電位状態を示す。動作は図５と同様で
あるので説明は省略する。
【００１３】図８に第２の実施例を示す。第１の実施例
と電極配置はまったく同一であるので説明を省略する。
第１の実施例との相異点は第１のゲート電極４と第２の
ゲート電極６の形成が補助電極５より後になっている点
である。
と電極配置はまったく同一であるので説明を省略する。
第１の実施例との相異点は第１のゲート電極４と第２の
ゲート電極６の形成が補助電極５より後になっている点
である。
【００１４】図９に第３の実施例を示す。第１の実施例
と電極配置はまったく同一であるので説明は省略する。
第１の実施例の相異点は補助ゲート電極５の電位を第１
のゲート電極４と同電位としている点であり、効果は第
一の実施例と同じである。
と電極配置はまったく同一であるので説明は省略する。
第１の実施例の相異点は補助ゲート電極５の電位を第１
のゲート電極４と同電位としている点であり、効果は第
一の実施例と同じである。
【００１５】
【発明の効果】以上説明したように本発明は第１のゲー
ト電極と第２のゲート電極の間に補助電極を設けたので
第１のゲート電極と第２のゲート電極を同時に形成する
ことができ、相互のしきい値電圧差がなくなるので第１
のゲート電極電圧ＶG1′と第２のゲート電極電圧ＶG2′
を決めると出力電圧Ｖout はサンプルに関係なく一定の
値が得られるという効果を有する。
ト電極と第２のゲート電極の間に補助電極を設けたので
第１のゲート電極と第２のゲート電極を同時に形成する
ことができ、相互のしきい値電圧差がなくなるので第１
のゲート電極電圧ＶG1′と第２のゲート電極電圧ＶG2′
を決めると出力電圧Ｖout はサンプルに関係なく一定の
値が得られるという効果を有する。
【図１】本発明の一実施例の断面構造図。
【図２】図１の動作を説明するための電位図。
【図３】電荷転送素子のブロック図。
【図４】従来例の断面構造図。
【図５】図４の動作を説明するための電位図。
【図６】図４の動作を説明するための入力クロックパル
ス例。
ス例。
【図７】図４の第二のゲート電極への印加電圧と出力電
圧の関係を示す図。
圧の関係を示す図。
【図８】第２の実施例の断面構造図。
【図９】第３の実施例の断面構造図。
１ Ｐ型半導体基板 ２ Ｎウェル拡散層 ３ 電荷入力Ｎ型拡散層 ４ 第１のゲート電極 ５ 補助ゲート電極 ６ 第２のゲート電極 ７ 第３のゲート電極 ８ 電荷転送部の第１の転送電極 ９ 電荷転送部の第２の転送電極 １０ 絶縁膜（ＳｉＯ2 ） １１ 電荷入力端子 １２ 入力部 １３ 電荷転送部 １４ 電圧変換部 １５ 出力回路 １６ 出力端子
Claims (1)
- 【請求項１】 半導体基板上に形成され、入力部から信
号電荷を入力し電荷転送部によって信号電荷を転送し、
電圧変換部によって電荷を電圧に変換し、出力回路によ
って出力信号を取り出す電荷転送素子において、電荷を
入力するための拡散層と、該拡散層に隣接して配置され
入力電荷の逆流を防ぐ第１のゲート電極と、第１のゲー
ト電極に隣接し入力電荷量を決める第２のゲート電極
と、第２のゲート電極に隣接し電荷を電荷転送部に送出
するための第３のゲート電極を有する入力部において前
記第１のゲート電極と前記第２のゲート電極との間に補
助ゲート電極を設けたことを特徴とする電荷転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161250A JP3024276B2 (ja) | 1991-07-02 | 1991-07-02 | 電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161250A JP3024276B2 (ja) | 1991-07-02 | 1991-07-02 | 電荷転送素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513745A JPH0513745A (ja) | 1993-01-22 |
| JP3024276B2 true JP3024276B2 (ja) | 2000-03-21 |
Family
ID=15731515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161250A Expired - Lifetime JP3024276B2 (ja) | 1991-07-02 | 1991-07-02 | 電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024276B2 (ja) |
-
1991
- 1991-07-02 JP JP3161250A patent/JP3024276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513745A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991221 |