JP3055635B2 - 電荷結合素子 - Google Patents

電荷結合素子

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JP3055635B2
JP3055635B2 JP3203784A JP20378491A JP3055635B2 JP 3055635 B2 JP3055635 B2 JP 3055635B2 JP 3203784 A JP3203784 A JP 3203784A JP 20378491 A JP20378491 A JP 20378491A JP 3055635 B2 JP3055635 B2 JP 3055635B2
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哲司 木村
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電荷結合素子に関し、特
にFDA(floating diffusion amplifier)法によって
信号電荷を検出する電荷結合素子に関する。
【0002】
【従来の技術】固体撮像素子(ラインセンサ、エリアセ
ンサ)に用いられる電荷結合素子(以下、CCDとい
う)のうち、その出力部に接続されるCCDには高速転
送動作を行わせるために、通常、イオン注入障壁型2相
駆動CCDが用いられる。このイオン注入障壁型2相駆
動CCDについてその構成、動作を図を用いて説明す
る。
【0003】図5は、この種従来のCCDの出力部付近
を示す模式的平面図である。同図において、10は隣接
する2枚の電極が接続されて構成された複数の転送電
極、11は第1の出力ゲート電極、12は第2の出力ゲ
ート電極、14は電荷転送領域となるnウェル、15は
nウェル内を転送されてきた信号電荷の転送を受ける電
荷検出用のフローティングダイオード、16aはフロー
ティングダイオード15の電位を定期的にリセットドレ
イン17の電位にリセットするためのリセットゲート電
極、18はゲートがフローティングダイオード15に接
続され、負荷抵抗19とともに出力プリアンプを構成す
るMOSトランジスタ、20は出力プリアンプの出力端
子である。
【0004】ここで、転送電極10、出力ゲート電極1
1、12は2層ポリシリコンにより形成される。そし
て、転送電極10には、2相の転送クロックφ1 、φ2
が、第1の出力ゲート電極11には固定の第1の出力ゲ
ート電圧VOG1 が、第2の出力ゲート電極12には固定
の第2の出力ゲート電圧VOG2 が、リセットゲート電極
16aにはリセットパルスφR が、リセットドレイン1
7には固定のリセットドレイン電圧VRDが印加されてい
る。
【0005】次に、信号電荷の転送および出力電圧の検
出動作について説明する。図6は図5のA−A線断面図
である。図6において、21は、n型半導体基板22上
に設けられたpウェル、23は、同一転送電極下の転送
チャネルに電位差をつけるためにp型不純物、例えばB
イオン注入して形成したバリヤ領域である。同図に示さ
れるように、電荷検出用のフローティングダイオード1
5は、第2の出力ゲート電極12とリセットゲート電極
16aとの間において、nウェル14とpウェル21と
の間のpn接合を含んで構成される。
【0006】図7に一般的な駆動パルスのタイミングチ
ャートと印加定電圧(VOG1 、VOG2 、VRD)の電位を
示し、図8に図7の各時刻における電荷転送の様子を示
す。図7において、V1H(=V2H)、V1L(=V2L)は
それぞれφ1 (φ2 )の高位と低位の電位を示し、
RH、VRLはリセットパルスφR の高位と低位の電位を
示す。
【0007】ここで、第1の出力ゲート電極11に印加
されるゲート電圧VOG1 は、第1の出力ゲート電極下の
電荷転送チャネルの電位(以下、チャネル電位という)
OG 1 が、転送電極にV2Lが印加された時の転送電極下
の非バリヤ領域(以下、ストレージ領域という)のチャ
ネル電位vSLより高く、なおかつV2Hが印加されたとき
の転送電極下のストレージ領域のチャネル電位vSHより
も低くなるように設定される。また、ゲート電圧VOG2
は、第2の出力ゲート電極下のチャネル電位vOG2 が第
1の出力ゲート電極下のチャネル電位vOG1 より高くな
るように設定される。さらに、リセットゲート電極16
aに印加されるリセットパルスφR の高電位VRHは、そ
のときのリセットゲート電極下のチャネル電位vRHがリ
セットドレインに印加される定電位VRDより高くなるよ
うに設定される。
【0008】図8に示されるように、時刻t=t1 にお
いて信号電荷Q1 は最終の転送電極10下のストレージ
領域に蓄積されている。この信号電荷Q1 は、時刻t=
2において第1、2の出力ゲート電極11、12下を
通過して電荷検出用フローティングダイオード15に注
入される。
【0009】このときの電荷検出用のフローティングダ
イオード15の電位変化をΔVとすると、ΔVは、フロ
ーティングダイオード15の接合容量をC1 、フローテ
ィングダイオード15とリセットゲート電極16aの間
のカップリング容量をC2 、同じくフローティングダイ
オード15と第2の出力ゲート電極12の間のカップリ
ング容量をC3 、フローティングダイオード15からM
OSトランジスタ18への配線の配線容量をC4 、MO
Sトランジスタ18の入力容量をC5 として次のように
表せる。 ΔV=Q1 /(C1 +C2 +C3 +C4 +C5 ) …
【0010】この電位変化ΔVはMOSトランジスタ1
8と負荷抵抗19により構成される出力プリアンプに入
力され、その出力端子20から出力電圧VOUT として検
出される。この出力電圧VOUT は負荷抵抗19の抵抗値
をR、MOSトランジスタ18の相互コンダクタンスを
gm として次のように表すことができる。 VOUT =ΔV・gm ・R/(1+gm ・R) … 、式より、 VOUT =Q1 ・gm ・R/(1+gm ・R)(C1 +C2 +C3 +C4 +C5 ) … を得る。
【0011】図8に示すように、t=t2 で電圧として
検出された信号電荷Q1 は、t=t3 においてリセット
ゲート電極16aにVRHが印加されることによってリセ
ットドレイン17を通して外部に排出され、同時に次の
信号電荷Q2 が最終段の転送電極10下のストレージ領
域に蓄積される。続いて、t=t4 において、リセット
ゲート電極にVRLが印加されて、t=t1 の状態に戻
る。以下、これら一連の動作を繰り返すことによって信
号電荷Q1 、Q2 、Q3 、…が出力電圧として順次検出
される。
【0012】式から明らかなように、信号電荷Qに対
してできるだけ大きな出力電圧VOUT を得るにはC1
5 の各容量の低減が必要であり、そのためにはフロー
ティングダイオード15の面積をできるだけ小さくする
必要がある。
【0013】一方、最大信号電荷量QMAX は転送電極1
0下のバリヤ領域のチャネル電位とストレージ領域のチ
ャネル電位との電位差ΔvBSを用いて次のように表すこ
とができる。 QMAX =K・ΔvBS・W・L … ここで、Kは比例定数、Wはストレージ領域の電荷転送
チャネル幅、Lは同じくストレージ領域の電荷転送チャ
ネル長である。固体撮像素子、例えばエリアセンサの水
平転送部としてこのイオン注入障壁型2相駆動CCDを
用いる場合、ストレージ領域の電荷転送チャネル長Lは
固体撮像素子のサイズと水平画素数によって決まってし
まう。また、ΔvBSは駆動電圧(例えば5V)との関係
上安易に変更することができないので、QMAX を大きく
するにはストレージ領域の電荷転送チャネル幅Wをなる
べく大きくする必要がある。
【0014】これら2つの点を考慮して、一般的には図
5に示すように転送電極10から第2出力ゲート電極1
2にかけて電荷転送領域の幅を徐々に狭くした構造のC
CDが用いられている。
【0015】
【発明が解決しょうとする課題】しかしながら上述した
従来のCCDにおいては、電荷転送領域の幅が転送電極
から出力ゲート電極の最終段である第2の出力ゲート電
極にかけて徐々に狭くなっているため狭チャネル効果に
よって、チャネル電位が徐々に下がってしまい、その効
果が最も顕著に現れる第2の出力ゲート電極下において
信号電荷の転送不良を起こすという問題点があった。こ
の様子を図を用いて説明する。
【0016】図9はストレージ領域において電荷転送領
域の幅とチャネル電位の関係を示す図である。電荷転送
領域の幅が10μm以下になると狭チャネル効果によっ
てチャネル電位が著しく低下する。通常、第2の出力ゲ
ート電極下の電荷転送領域の幅は10数μmから数μm
までの間で徐々に狭まっているので、この影響により、
図10に示されるように、チャネル電位はvOG2 からv
OG2 ′へ徐々に低下する。この差ΔvOG2 =vOG2 −v
OG2 ′は0.5〜2V程度の大きさである。
【0017】図10における時刻t1 、t2 は、図7に
おける時刻t1 、t2 と同一タイミングの時刻である。
時刻t=t1 において転送電極10の最終段下に蓄積さ
れていた信号電荷Qはt=t2 において、第1および第
2の出力ゲート電極11、12下を通過してフローティ
ングダイオード15に注入されるが、このとき第2の出
力ゲート電極12下においてチャネル電位が徐々に低下
しているためこの部分に一定量の信号電荷ΔQが残され
てしまう。この電荷ΔQは電子の拡散によってのみ転送
が行われるため、転送クロックφ1 、φ2 の通常の駆動
周波数(数MHz〜10数MHz)では完全には転送が
不可能であり、ここで転送不良が発生する。
【0018】
【課題を解決するための手段】本発明の電荷結合素子
は、電荷転送領域の幅が出力ゲート電極の近傍の転送電
極下から前記出力ゲート電極下の間で徐々に狭くなって
いるものであって、前記出力ゲート電極は複数個に分割
されており、かつ、最終出力ゲート電極の直前の出力ゲ
ート電極と重ならない部分の最終出力ゲート電極下の電
荷転送領域の幅は全て一定になされている。
【0019】
【作用】最終出力ゲート電極に隣接する終わりから2番
目の出力ゲート電極下の電荷転送領域の幅は徐々に狭く
なっているため、狭チャネル効果によりその電位は徐々
に低下しようとする。しかし、本発明によれば、この電
位降下が、最終出力ゲート電極の縁電界(fringing fie
ld)効果によって補償されるため、狭チャネル効果は実
質上減殺される。よって電荷転送領域の幅を十分絞り込
んでフローティングダイオードの面積を縮小しても電荷
転送不良が発生することはなくなる。
【0020】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は、本発明の第1の実施例の出力部近
傍の概略平面図である。同図において、図5の従来例の
部分と同等の部分には同一の参照番号が付されているの
で重複する説明は省略する。本実施例の図5の従来例と
相違する点は、第1層目のポリシリコンからなり、電荷
転送チャネル幅が10数μmから数μmへと次第に狭め
られ、そのため狭チャネル効果によってそのチャネル電
位が次第に低下している第2の出力ゲート電極12に隣
接して、フローティングダイオード15の側に、第2層
目のポリシリコンからなり、電荷転送チャネルの幅が一
定な第3の出力ゲート電極13を設け、この電極に定電
圧の第3の出力ゲート電圧VOG3 を印加している点であ
る。
【0021】なお、本実施例では、リセットゲート電極
16も第2層目のポリシリコンで形成し、マスクの目合
わせずれ等が起こった場合でもフローティングダイオー
ド15の面積が一定となるようになされている。
【0022】上記のように構成することにより、第3の
出力ゲート電極13と第2の出力ゲート電極12との間
に生じる縁電界(fringing field)によって第2の出力
ゲート電極12下で生じているチャネル電位の低下は緩
和され、この部分での転送不良が防止される。ここで第
2の出力ゲート電極12下でのチャネル電位の低下は
0.5V〜2V程度であるので、ゲート電圧VOG3 は、
それに応じて第2の出力ゲート電極12に印加されるゲ
ート電圧VOG2 に対してフローティングダイオードの最
大信号量を制限しない範囲で十分に高くする。例えば、
第2の出力ゲート電極12下のチャネル電位の低下が1
V、ゲート酸化膜の膜厚が1000Å、第2の出力ゲー
ト電極と第3の出力ゲート電極間の距離(中心間)が2
μmの場合、VOG3 をVOG2 より4V程度高くする。
【0023】この縁電界による狭チャネル効果の解消状
態を図2に示す。図2の(a)は、図1のA−A線断面
図であり、図2の(b)は、その断面におけるチャネル
電位図である。図2の(b)において、転送クロックφ
1 がV1H、φ2 がV2Lのときのチャネル電位を実線で、
また、φ1 がV1L、φ2 がV2Hであるときのチャネル電
位を一点鎖線にて示す。第2の出力ゲート電極12下の
チャネル電位は、隣接する第3の出力ゲート電極13の
縁電界の効果によって、縁電界の効果がない場合のチャ
ネル電位(図中点線で示す)より全体に高くなってお
り、特にこの効果は隣接する第3の出力ゲート電極に近
づくほど大きくなるので全体として信号電荷の転送方向
に対してそのチャネル電位が徐々に高くなり、そのため
転送不良は発生しない。
【0024】図3は本発明の第2の実施例の出力部付近
の概略平面図である。図4の(a)はそのA−A線断面
図であり、図4の(b)は、その断面でのチャネル電位
図である。本実施例の第1の実施例と相違する点は、最
終転送電極10aを第2層目のポリシリコン単独で形成
し、さらに第1の出力ゲート電極11aおよび第3の出
力ゲート電極13aを第1層目のポリシリコンで、第2
の出力ゲート電極12aを第2層目のポリシリコンで、
リセットゲート電極16aを第1層目のポリシリコンで
それぞれ形成している点である。図4の(b)に示され
るように、本実施例も先の実施例と同様の効果を奏する
ことができる。
【0025】ところで、フローティングダイオード15
に接続されるMOSトランジスタ18のゲート電極は通
常第1層目のポリシリコンで形成されている。その理由
は第2層目のポリシリコンは第1層目のポリシリコンと
比較してエッチング条件のばらつき等によるサイズの変
動が起こり易く、そしてその変動が入力容量のばらつき
およびそれに伴う出力電圧のばらつきに直接影響を与え
るからである。而して、本実施例の場合、フローティン
グダイオード15からMOSトランジスタ18への配線
は、隣接する第3の出力ゲート電極13aとリセットゲ
ート電極16aとが第1層目のポリシリコンで形成され
ていることから、これらの電極との間にマスク目合わせ
ずれによるカップリング容量に変動が生じないようにす
るために、第1層目のポリシリコンで形成することが好
ましい。よって本実施例では、この配線とMOSトラン
ジスタ18のゲート電極とを共通化でき、配線容量を低
減化できるので出力電圧を第1の実施例の場合より大き
くできる。
【0026】
【発明の効果】以上説明したように、本発明は、電荷転
送領域の幅が出力ゲート電極の近傍の転送電極下から前
記出力ゲート電極下の間で徐々に狭くなっており、前記
出力ゲート電極が複数個に分割されている電荷結合素子
において、前記出力ゲート電極の最終ゲート電極下の前
記電荷転送領域の幅を一定にしたものであるので、本発
明によれば、この電極に隣接し、電荷転送領域の幅が同
一電極下で徐々に狭くなっている出力ゲート電極下にお
いて現れる狭チャネル効果によるチャネル電位の低下を
最終出力ゲート電極の縁電界(fringing field)効果に
よって解消することができる。したがって、本発明によ
れば、電荷検出用のフローティングダイオードの面積を
縮小化しても転送不良が生じることがなくなり、高感度
で電荷転送効率の高い電荷結合素子を提供することがで
きる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す平面図。
【図2】図1のA−A線断面図とその断面におけるチャ
ネル電位図。
【図3】本発明の第2の実施例を示す平面図。
【図4】図3のA−A線断面図とその断面におけるチャ
ネル電位図。
【図5】従来例の平面図。
【図6】図5のA−A線断面図。
【図7】2相駆動型CCDの駆動パルスのタイミングチ
ャート。
【図8】従来例の電荷転送状態を示す図。
【図9】電荷転送領域の幅とチャネル電位との関係を示
す図。
【図10】従来例の問題点を説明するための断面図とチ
ャネル電位図。
【符号の説明】
10…転送電極、 10a…第2層目のポリシリコン
のみで形成された最終転送電極、 11、11a…第
1の出力ゲート電極、 12、12a…第2の出力ゲ
ート電極、 13、13a…第3の出力ゲート電極、
14…nウェル(電荷転送領域)、 15…電荷
検出用のフローティングダイオード、16、16a…リ
セットゲート電極、 17…リセットドレイン、
18…MOSトランジスタ、 19…負荷抵抗、
20…出力端子、 21…pウェル、 22…n型
半導体基板、 23…バリヤ領域。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 電荷転送領域と、前記電荷転送領域の後
    段に設けられた電荷検出用領域と、前記電荷転送領域上
    に設けられた複数の転送電極と、前記電荷転送領域の最
    終部上に設けられた複数の出力ゲート電極と、を有する
    電荷結合素子において、 前記電荷転送領域の幅は、出力ゲート電極近傍の転送電
    極下から出力ゲート電極下にかけて徐々に狭められかつ
    最終出力ゲート電極の直前の出力ゲート電極と重ならな
    い部分における前記最終出力ゲート電極下においては全
    均一になされていることを特徴とする電荷結合素子。
  2. 【請求項2】 前記複数の出力ゲート電極が、3つの出
    力ゲート電極であることを特徴とする請求項1記載の電
    荷結合素子。
  3. 【請求項3】 前記最終出力ゲート電極に印加される出
    力ゲート電圧が、前記最終出力ゲート電極の直前の出力
    ゲート電極に印加される出力ゲート電圧より絶対値で大
    きいことを特徴とする請求項1または2記載の電荷結合
    素子。
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