JPH0273643A

JPH0273643A - Ｃｃｄ遅延線

Info

Publication number: JPH0273643A
Application number: JP63224761A
Authority: JP
Inventors: Takashi Mitsuida; 高三井田; Yoshimitsu Kudo; 吉光工藤; Hideki Muto; 秀樹武藤
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1988-09-09
Filing date: 1988-09-09
Publication date: 1990-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は低電圧電源下で作動するビデオ信号処理用のＣ
ＣＤ遅延線に関する。

〔従来の技術〕

固体撮像装置で検出した映像信号から各種色信号や輝度
信号等を形成するために電荷転送デバイスより成るＣＣ
Ｄ遅延線が使用され、信号電荷の転送効率等の点で埋込
チャンネルＣＣＤが用いられている。

ただし、埋込チャンネルＣＣＤ　（以下、ＢＣＣＤとい
う）は高い電源電圧下で作動し、該ＣＣＤ遅延線の出力
側に従属接続する周知の信号処理回路の作動電源電圧に
較べて高い電圧を必要とすることから、相互の整合性を
とるための特殊な素子構造や出力回路を必要とする。

第５図ないし第７図はこの素子構造や出力回路の従来例
を示している。

まず第５図に示す第１の従来例において、１は電荷転送
デバイスより成るＣＣＤ遅延素子の本体部分く即ち、Ｂ
ＣＣＤ）であり、出力回路は終端部に形成されたフロー
ティング・ディフュージョンＦＤから出力を取るフロー
ティング・ディフュージョン型アンプで構成されている
。

即ち、図示するフローティング・ディフュージョンＦＤ
は説明の都合上、逆バイアスのダイオードで示すが実際
にはＢＣＣＤｌの最終端に形成されている。Ｑｌは供給
電源Ｖ。０とフローティング・ディフュージョンＦＤの
間に接続されたリセット用トランジスタ、Ｑ２は供給電
源Ｖ。０と出力端子２との間に接続され且つ該ゲート接
点がフローティング・ディフュージョンＦＤに接続する
ソース・ホロワ接続されたトランジスタ、Ｑ、は出力端
子２とアース端子間に接続され且つゲート接点が所定電
圧ＦＢにバイアスされて電流源として作用するトランジ
スタである。

そして、まずリセット用トランジスタＱ１　をリセット
信号Ｒ３Ｔに同期してオンさせることによってフローテ
ィングデイフュージョンＦＤを電源Ｖ。０と等しい電位
にリセットし、次にＢＣＣＤＩより転送されて来た１ス
テ一ジ分の信号電荷に従ってフローティング・ディフュ
ージョンＦＤに生じるポテンシャルの変化をトランジス
タＱ２で検出することにより、１ピクセル分の信号電荷
に相当する電圧の信号を出力端子２に発生する。そして
、順次に転送されて来る信号電荷についても同様の動作
を行うことで低電圧下で信号処理可能な振幅の信号に変
換して出力する。尚、電源電圧ＶＣＣ及び所定電位ＦＢ
は出力端子２に発生する信号がこの出力端子２に従属接
続する信号処理回路（図示せず）の電気特性と整合する
ように設計されている。

第６図に示す第２の従来例も第５図と同様のフローティ
ング・ディフュージョン型アンプより成る。即ち、第６
図において、１はＢＣＣＤより成るＣＣＤ遅延素子の本
体部分であり、Ｑｌ　は昇圧回路３に発生する電圧Ｖ０
とフローティング・ディフュージョンＦＤの間に接続さ
れたリセット用トランジスタ、Ｑ２は電源電圧Ｖ。０と
出力端子２との間に接続され且つ該ゲート接点がフロー
ティング・ディフュージョンＦＤに接続するソース・ホ
ロワ接続されたトランジスタ、Ｑ３は出力端子２とアー
ス端子間に接続され且つゲート接点が所定の電圧ＦＢに
バイアスされてトランジスタＱ２の負荷として作用する
トランジスタである。

ここで、昇圧回路３が発生する電圧Ｖ。、と電源電圧Ｖ
ＣＣとの関係は、ＶＤＤ＞ＶＣＣであり、例えばｖｃｃ
”５（ボルト）　、Ｖｎｏ＝　９　　（ボルト）である
。

そして、まずリセット用トランジスタＱ１をリセット信
号Ｒ３Ｔに同期してオンさせることによってフローティ
ング・ディフュージョンＦＤを電源ｖＩｌｌｏの電位に
リセットし、次にＢＣＣＤｌより転送されてきた１ステ
一ジ分の信号電荷に従ってフローティング・ディフュー
ジョンＦＤに生じるポテンシャルの変化をトランジスタ
Ｑ２で検出し、該１ステ一ジ分の信号電荷に相当する電
圧の信号を出力端子２に発生する。そして、順次に転送
されて来る信号電荷についても同様の動作を行うことで
信号処理可能な信号に変換して出力する。尚、電圧Ｖ。

。及び所定電圧ＦＢは出力端子２に発生する信号がこの
出力端子２に従属接続する信号処理回路（図示せず）の
電気特性と整合するように設定されている。この第２の
従来例によれば、昇圧回路３による電圧の増加分だけ線
型性の向上を図ることが出来る。

次に第７図に示す第３の従来例はフローティング・ゲー
ト型アンプと呼ばれ、特開昭６３−８８８６４号公報等
に開示されている。原理を概略的に説明すると、第７図
において、ＢＣＣＤＩの終端に所定の直流電圧ＯＧが印
加されるゲート電極４、フローティング・ゲート５、リ
セット用ゲート電極６．７及びドレインＤが順番に形成
され、ドレイン端子は昇圧回路３の定電圧ＶＤＤが印加
され、リセット用ゲート電極６，７は所定タイミングの
リセット信号φ８に同期してオンとなることによりフロ
ーティング・ゲート５下の信号電荷をドレインＤへ排出
する。Ｑ＋　は電源電圧Ｖｃｃとフローティング・ゲー
ト５との間に接続するリセット用トランジスタであり、
所定タイミングのリセット信号Ｒ３Ｔに同期してオンと
なることによりフローティング・ゲート５を電圧ＶＣＣ
に等しい電位にリセットする。Ｑ２は電源電圧ＶＣＣと
出力接点２との間に接続され且つ該ゲート接点がフロー
ティング・ゲート５に接続するソース・ホロワ接続され
たトランジスタ、Ｑ３　は出力接点２とアース接点間に
接続され且つゲート接点が所定の電圧ＦＢにバイアスさ
れて電流源として作用するトランジスタである。　ここ
で、昇圧回路３の出力電圧ｖａｎと電源電圧Ｖ。０との
関係は、ｖａＤ＞ｖｃｃであり、例えばｖｃｃ＝５（ボ
ルト）、ＶＤＩｌｌ＝９（ボルト）である。

そして、まず信号φ、に同期してフローティング・ゲー
ト５下の不要電荷をドレインＤへ排出すると共に、リセ
ット用トランジスタＱ１をリセット信号Ｒ３Ｔに同期し
てオンさせることによってフローティング・ゲート５を
電源Ｖ。０の電位にリセットし、次にＢＣＣＤＩより転
送されてきた１ステ一ジ分の信号電荷でフローティング
・ゲート５に生じるポテンシャルの変化をトランジスタ
Ｑ２で検出し、１ステ一ジ分の信号電荷に相当する電圧
の信号を出力端子２に発生する。そして、順次に転送さ
れて来る信号電荷についても同様の動作を行うことで信
号処理可能な信号に変換して出力する。尚、電源電圧Ｖ
。Ｃ及び所定電圧ＦＢは出力端子２に発生する信号がこ
の出力端子２に従属接続する信号処理回路（図示せず）
の電気特性と整合するように設定され、電圧Ｖ、。は電
源電圧Ｖ。０より十分に高い電圧に設定しである。

〔発明が解決しようとする課題〕

しかしながら、上記第１の従来例にあっては、リセット
用トランジスタＱ、の閾値電圧Ｖｔｈが−２〜−３（ボ
ルト）となるので制御性が悪く、又、コンダクタンスＧ
ｍが小さくなるので応答性が悪い。更にフローティング
・デイフユージヨンの逆バイアス電圧が減少するので線
型性が悪く、又、ソース・フォロワの電流源Ｑ３が飽和
から三極管領域で作動するので線型性が悪くダイナミッ
ク・レンジが小さい等の欠点がある。

上記第２の従来例にあっては、昇圧回路によって動作電
源範囲を拡大する効果はあるが、第１の従来例と同様に
ソース・フォロワ接続されたトランジスタＱ２が三極管
領域で作動させる様に閾値ＶＬｈを５Ｖ程度にする必要
があり、ＶＩＩＢ効果の増大から線型性が悪くなる。更
に加えて昇圧回路の出力電圧を一定に設定することが困
難である。

上記第３の従来例にあっては、フローティング・ゲート
を用いているので非破壊続み出しができる効果を有する
が、リセット用トランジスタＱ＋の閾値電圧Ｖｔｈが−
２〜−３（ボルト）となるので制御性が悪く、又、コン
ダクタンスＧｍが小さくなるので応答性が悪い。更にソ
ース・フォロワ電流源トランジスタＱ３が飽和から三極
管領域で作動するので線型性が悪い。又、フローティン
グ・ゲートＦＧＯ下は埋め込みなので線型性が悪く感度
も低い等の欠点がある。

〔課題を解決するための手段〕

本発明はこのような従来の課題に鑑みて成されたもので
あり、低電圧電源下で広いダイナミック・レンジを有し
且つ優れた線型性を有する素子構造及び出力回路を備え
たＣＣＤ遅延線を提供することを目的とする。

この目的を達成するために本発明は、埋込みチャンネル
ＣＣＤを遅延線本体とするＣＣＤ遅延線において、該埋
込みチャンネルＣＣＤの終端に所定不純物から成るフロ
ーティング状態の不純物層を介して表面チャンネルＣＣ
Ｄを形成すると共に、該表面チャンネルＣＣＤの終端に
所定不純物から成るフローティング・ディフュージョン
を形成し、更に、該フローティング・ディフュージョン
の電位を検出するスイッチト・キャパシタ積分器を設け
、上記埋込みチャンネルＣＣＤより転送されてくる信号
電荷を上記不純物層ないし表面チャンネルＣＣＤを介し
て上記フローティング・ディフュージョンへ転送し、該
フローティング・ディフュージョンへ転送された信号電
荷による該フローティング・ディフュージョンの電位の
変化を該スイッチト・キャパシタ積分器で検出する構成
とした。

〔作用〕

このような構成を備える本発明にあっては、高い電圧下
で作動するＢＣＣＤより転送されて来る信号電荷を低い
電圧下で作動する５ＣＣＤに転送することで、低い電圧
での電荷読出しを可能にし、更に、上記フローティング
・ディフュージョンへ転送された信号電荷をスイッチト
・キャパシタ積分器で検出するので低い作動電圧であっ
ても線型性に優れダイナミック・レンジの広い信号に変
換することが可能となる。

〔実施例〕

以下本発明の一実施例を図面と共に説明する。

第１図はＣＣＤ遅延素子本体の終端部分の構造と出力回
路を示す実施例構成図であり、第２図は出力回路の詳細
な回路構成を示す。

第１図において、Ｐ形半導体基板１００表面部分にＮ−
形不純物のイオン注入層１１が形成され、更にゲート酸
化膜を介して電荷転送用のゲート電極が積層されること
で同図中の領域Ａに埋込チャネルＣＣＤ　（ＢＣＣＤ）
が形成され、該領域Ａは遅延素子の本体部分を構成して
いる。

イオン注入層１１の終端にはＮ１形不純物層１２が形成
され、該不純物層１２に続いてゲート酸化膜上にゲート
電極１３．１４．１５．１６が併設され、ゲート電極１
６の終端部分に続いてＰ形半導体基板１００表面部分に
はＮ゛形不純物層１７が形成されている。Ｎ゛形不純物
層１２以降の領域Ｂのゲート電極１３，１４．１５．１
６は表面チャンネルＣＣＤ　（ＳＣＣＤ）を構成してい
る。

次に出力回路を説明するに、１８．１９は差動増幅器で
ある。差動増幅器１８の反転入力接点にＮ゛形不純物層
１７が接続し、非反転入力接点に３ボルトのバイアス電
圧ＶＢが印加され、反転入力接点と出力接点の間に互い
に並列な容量素子２０及びアナログスイッチ２１が接続
することによってスイッチト・キャパシタ積分器を構成
している。

差動増幅器１９は非反転入力接点と出力接点が接続し且
つ出力接点が出力端子２２に接続することでバッファ・
アンプを構成している。

差動増幅器１８の出力接点と差動増幅器１９の非反転入
力接点がアナログスイッチ２３を介して接続すると共に
、差動増幅器１９の非反転入力接点とアース接点間に容
量素子２４が接続され、アナログスイッチ２３と容量素
子２４によってサンプル・ホールド回路を構成している
。

次に、上記出力回路の詳細を第２図に基づいて説明する
。尚、同図において第１図と同一部分は同一符号で示す
。この回路はＣＭＯＳ構造を有している。

第１図の差動増幅器１８はＰチャンネルのＭＯＳトラン
ジスタＱ、、、　　Ｑ、□、　　Ｑ、、、　　Ｑ、４及
びＮチャンネルのＭＯＳ）ランジスタＱｈ　ｌ　＊　　
Ｑ　ｎ　２　ｒ　　Ｑ　ｈ　３　＋Ｑｒ、４で構成され
、トランジスタＱ、、、、　　Ｑ、、□が差動対、トラ
ンジスタＱｎ３が定電流源、ＭＯＳトランジスタＱｐ、
、　　Ｑｐ、、　　Ｑ、、が差動対の能動負荷となって
おり、入力側トランジスタＱｎｌのゲート接点にＮ゛形
不純物層１７が接続し、一方のトランジスタＱ。Ｉのゲ
ート接点にバイアス電圧Ｖ、が印加され、トランジスタ
Ｑ。２のソース接点に現れる信号をトランジスタＱ、４
．　　Ｑ、、４より成る出力段で増幅する構成となって
いる。尚、トランジスタＱ、。

とアース接点間に接続する容量素子Ｃ，ｌＩは該出力段
の位相特性を改善するために設けられている。

アナログ・スイッチ２１は互いに並列接続するＰチャン
ネルのＭＯＳ）ランジスタＱｈ、及びＮチャンネルのＭ
ＯＳトランジスタＱ、ｓで構成され、リセット信号Ｒ３
Ｔ及びＲ５ＴＢによってオン・オフ制御され、リセット
信号Ｒ５ＴＢはリセット信号Ｒ３Ｔを反転した信号であ
る。

アナログ・スイッチ２３は互いに並列接続するＰチャン
ネルのＭＯＳ）ランジスタＱ。６及びＮチャンネルのＭ
ＯＳ）ランジスタＱ、６で構成され、サンプル・ホール
ド信号ＳＨ及びＳＨＢによってオン・オフ制御され、サ
ンプル・ホールド信号ＳＨＢはサンプル・ホールド信号
ＳＨの反転信号である。

差動増幅器１９はＰチャンネルのＭＯＳトランジスタｑ
、７．ｑ、、、Ｑｐ９及びＮチャンネルのＭＯＳ）ラン
ジスタＱｎ１＋　　Ｑｈａ、　　Ｑｌ、９．　　Ｑｌ、
１０から成り、トランジスタＱｎ７＋Ｑｒｔｌｌが差動
対、トランジスタＱ、、９が定電流源、Ｍ　ＯＳ　）ラ
ンジスタＱ、、、　　Ｑ、、が差動対の能動負荷となっ
ており、入力側トランジスタＱ１７のゲート接点にアナ
ログ・スイッチ２３を形成するトランジスタＱｎａ及Ｑ
、６が接続し、トランジスタＱ、、７のソース接点に現
れる信号をトランジスタＱｐｓ、　　Ｑ、、＋。より成
る出力段で増幅して出力端子２２に出力する構成となっ
ている。尚、出力端子２２がトランジスタＱｈａのゲー
ト接点に接続することで負帰還がかけられ、トランジス
タＱ。１ｏとアース接点間に接続する容量素子ＣＲ２は
該出力段の位相特性を改善するために設けられている。

尚、トランジスタＱ。３＋　　Ｑｎ９のゲート接点への
印加電圧Ｖ、は外部から設定して夫々の差動増幅器の増
幅率を適宜に設定できる様に成っている。

再び第１図に戻って説明するに、領域ＡにＢＣＣＤの終
端部分を構成するためのゲート電極２５〜３０に図示す
るような電荷転送用のクロック信号φ２．φ１．φ２Ａ
が印加され、信号φ２．φ、が通常の２相駆動刃式によ
る転送りロック信号（第３図参照）であり、信号φ２Ａ
は信号φ２に同期して正及び負の値をとるクロック信号
である。ゲート電極３１は常に一定電圧（零ボルト）の
信号ＺＧが印加され、ゲート電極３１下を零ボルトに相
当する一定のポテンシャル・レベルに設定する。

更に、Ｂ領域のＮ“形不純物層１２はフローティング状
態のままであり、ゲート電極１３には一定電圧（３，５
ボルト）の信号ＤＧが印加され、ゲート電極１６には一
定電圧（２ボルト）の信号ＯＧが印加される。又、ゲー
ト電極１４にはクロック信号φ、に対して９０°位相の
ずれた信号φ１いゲート電極１５にはクロック信号φ２
と同相であるが信号電荷の転送をより迅速に行うために
若干波形を変形した信号φ２．が印加される。これらの
信号により、ゲート電極３１．　１３．　１６の下には
夫々の印加電圧に比例する深さのポテンシャル障壁が設
定され、他のゲート電極２５゜２６．２７，２８，２９
，３０．１４．１５の下には夫々のクロック信号によっ
て深さの変化するポテンシャル・レベルが設定される。

尚、Ｎ゛形不純物層１２は、ＢＣＣＤの形成されたＡ領
域から転送されて来る信号電荷を５ＣＣＤの形成された
Ｂ領域へスムーズに転送するためのバッファ領域として
作用する効果を発揮すると共に、ＢＣＣＤと５ＣＣＤを
同一の半導体基板に隣接して形成する場合のセルフ・ア
ラインメントとして作用する。即ち、該不純物層１２を
設けることによってＢＣＣＤと５ＣＣＤを明確に分離形
成することができるという製造上好都合な構造を提供す
ることができると共に、作動電源電圧（約７〜１２ボル
ト）のＢＣＣＤと低電圧（５ボルト以下）で作動させる
５ＣＣＤとの間を電気的に整合させることができる。

次にかかる構成の実施例の作動を第３図のタイミング・
チャート及び第４図のポテンシャル・プロフィールに基
づいて説明する。尚、第４図は第１図の構造説明図に対
応し且つ第３図の適宜の時点におけるポテンシャル・プ
ロフィールを示す。

まず、転送りロック信号φ１．φ２に同期して所定周期
で転送されてくる各信号電荷を読取るために各周期の最
初に差動増幅器１８に接続された容量素子２０の不要電
荷を廃棄すると共に、フローティング・ディフユージョ
ン１７の電位を初期化する。例えば、成る周期における
時点ｔ１において、リセット信号Ｒ３Ｔを“Ｈ”レベル
（尚、信号Ｒ３ＴＢは信号Ｒ３Ｔの反転信号である）に
してアナログ・スイッチ２１を導通させることにより、
差動増幅器１８の非反転入力接点と反転入力接点を共に
電圧Ｖ、　（３ボルト）に設定する。これにより、フロ
ーティング・ディフュージョン１７にも３ボルトが印加
され、次にリセット信号Ｒ３Ｔを“Ｌ”レベルに戻して
アナログ・スイッチ２１を遮断させることにより、フロ
ーティング・ディフュージョン１７下のポテシャル・レ
ベルを３ボルトに対応したレベルに初期化することがで
きる。尚、この初期化の時点ｔ１では第４図（ａ）に示
すように、最も出力側に位置する信号電荷ｑ１がゲート
電極１４．１５下に転送され、次の信号電荷ｑ２がゲー
ト電極３０下に転送され、次の信号電荷ｑ３がゲート電
極２６下に転送される関係になる。

次に、時点ｔ２において、クロック信号φ１Ａ及びφ２
Ｂが“Ｌ”レベル、クロック信号φ２Ａがマイナスの“
Ｌ”レベルとなることにより、ゲート電極２９，３０，
１４．１５下のポテンシャルが浅くなるので、信号電荷
ｑ１がフローティング・ディフュージョン１７へ転送さ
れ、信号電荷ｑ２がゲート電極３１．１３及び不純物層
１２下に転送される。そして、信号電荷ｑ１が容量素子
２０に充電され、差動増幅器１８の出力信号ＳＣ＋が図
示するように変化する。

次に、時点ｔ３において、クロック信号φ１Ａが“Ｈ”
レベルとなることによりゲート電極１４下に信号電荷ｑ
２が転送され、更に時点ｔ４においてクロック信号φ２
Ｂが“Ｈ”レベルとなることによりゲート電極１５下へ
も信号電荷ｑ２を転送すると同時に、クロック信号φ１
．φ２に同期してＢＣＣＤより転送されてくる次の１ピ
クセル分の信号電荷ｑ３をゲート電極２９．３０下へ転
送する。

更に時点ｔ３〜ｔ４の間でサンプル・ホールド信号ＳＨ
がＨ”レベルとなることで該時点での差動増幅器１８の
出力信号ＳＣ１を容量素子２４に保持し、該保持信号に
比例する出力信号Ｓ。を差動増幅器１９を介して出力端
子２２に発生させる。

このようにゲート電極１４．１５下まで転送されている
信号電荷ｑ、の続出しは上記時点ｔ、〜ｔ、の処理で完
了する。

次に、時点１ｓにおいて、リセット信号Ｒ３Ｔを“Ｈ”
レベルにしてアナログ・スイッチ２１を導通にすること
より時点１．と同様に容量素子２０の不要電荷を廃棄す
ると共に、フローティング・ディフュージョン１７を所
定電位に設定して次の信号電荷ｑ２の読取り可能な状態
を設定する。更に時点ｔ５では信号φ１Ａを“Ｌ″レベ
ルすることにより信号電荷ｑ２をゲート電極１５下への
み移し、更に時点ｔ６において信号φ２１１を“Ｌ”レ
ベルとすることにより信号電荷ｑ２をフローティング・
デイラニージョン１６下へ転送スる。

そして、時点ｔ６においてフローティング・ディフュー
ジョン１７へ転送された信号電荷ｑ２が差動増幅器１８
で検出され、該信号電荷ｑ２に相当する電荷量が容量素
子２０に所定の時定数でもって充電され、充電が完了し
た時点ｔ７でサンプル・ホールド信号ＳＨが“Ｈ”レベ
ルとなることで容量素子２４が電圧ＳＣＩに比例する電
荷を保持し、差動増幅器１９を介して出力端子２２に１
ステ一ジ分の信号Ｓ。が出力される。このようにして次
の信号電荷ｑ２の読取り処理が完了する。

尚、時点１．においてゲート電極２６下に在った信号電
荷ｑ、は時点１．−１６の期間中にゲート電極３０下ま
で転送され上記同様の読出し処理がなされる。

このような作動はＢＣＣＤのクロック信号φ１゜φ２の
周期に同期して繰り返され、遅延した１ステージ毎の信
号を出力することができる。

以上説明したように、この実施例によれば、電荷転送効
率の良いＢＣＣＤによって信号の遅延を行い、該ＢＣＣ
Ｄの終端にフローティング状態の不純物層を介して５Ｃ
ＣＤの電荷転送部を設け、更に該５ＣＣＤの終端部にフ
ローティング・ディフュージョンを設け、該フローティ
ング・ディフュージョンに発生する信号電荷による変化
をスイッチト・キャパシタ積分器によって検出するよう
にしたので、第１に、信号電荷を高電圧下で転送動作す
るＢＣＣＤから低電圧で転送動作する５ＣＣＤへ次第に
転送させて低電圧電源下での信号検出を容易にし、第２
に、従来のような昇圧回路が不要となり、第３に、スイ
ッチト・キャパシタ積分器によって検出することで低電
圧下で極めて線型性に優れ且つダイナミックレンジの広
い信号出力を可能にし、第４に、ＢＣＣＤの終端と５Ｃ
ＣＤとの接続をフローティング状態の不純物層を介して
接続したことで作動電圧の異なるＢＣＣＤと５ＣＣＤ間
での信号電荷の転送をスムーズにし且つ該接続部分の製
造上の問題を解決する等の効果が得られる。

〔発明の効果〕

以上説明したように本発明によれば、埋込チャンネルＣ
ＣＤを遅延線本体とするＣＣＤ遅延線において、該埋込
チャンネルＣＣＤの終端に所定不純物から成るフローテ
ィング状態の不純物層を介して表面チャンネルＣＣＤを
形成すると共に、該表面チャンネルＣＣＤの終端に所定
不純物から成るフローティング・ディフュージョンを形
成し、更に、該フローティング・ディフュージョンの電
位を検出するスイッチト・キャパシタ積分器を設け、上
記埋込チャンネルＣＣＤより転送されてくる信号電荷を
上記不純物層ないし表面チャンネルＣＣＤを介して上記
フローティング・ディフュージョンへ転送し、該フロー
ティング・ディフュージョンへ転送された信号電荷によ
る該フローティング・ディフュージョンの電位の変化を
該スイッチト・キャパシタ積分器で検出する構成とした
ので、高い電圧下で作動する埋込チャンネルＣＣＤより
転送されて来る信号電荷を低い電圧下で作動する表面チ
ャンネルＣＣＤに転送することで、低い電圧での電荷読
出しを可能にし、更に、上記フローティング・ディフュ
ージョンへ転送された信号電荷をスイッチト・キャパシ
タ積分器で検出するので低い作動電圧であっても線型性
に優れグイナミック・レンジの広い信号に変換すること
かでき、低電圧下での信号処理回路に適したＣＣＤ遅延
線を提供することができる。

【図面の簡単な説明】

第１図は本発明の実施例構成図；第２図は実施例における出力回路の詳細回路図；第３図
は実施例の作動タイミング・チャート；第４図は実施例
の作動を示すポテンシャル・プロフィール；第５図は第
１の従来例を示す構成図；第６図は第２の従来例を示す構成図；第７図は第３の従来例を示す構成図である。図中：ｌＯ：１１：１３〜１２；１７；１８゜半導体基板Ｎ−型不純物層１６．２５〜３１：ゲート電極不純物層フローティング・ディフュージョン１９：差動増幅器２０．２４：容量素子２１．２３：アナログ・スイッチ２２：出力端子第　　３図第図

Claims

【特許請求の範囲】埋込チャンネルＣＣＤを遅延線本体とするＣＣＤ遅延線
において、上記埋込チャンネルＣＣＤの終端に所定不純物から成る
フローティング状態の不純物層を介して表面チャンネル
ＣＣＤを形成し、該表面チャンネルＣＣＤの終端に所定不純物から成るフ
ローティング・ディフュージョンを形成し、該フローティング・ディフュージョンの注入電荷を検出
するスイッチト・キャパシタ積分器を設け、上記埋込チャンネルＣＣＤより転送されてくる信号電荷
を上記不純物層ないし表面チャンネルＣＣＤを介して上
記フローティング・ディフュージョンへ転送し、該フロ
ーティング・ディフュージョンへ転送された信号電荷を
該スイッチト・キャパシタ積分器で検出することを特徴
とするＣＣＤ遅延線。