JPH0884061A

JPH0884061A - 集積回路の雑音低減回路および雑音低減法

Info

Publication number: JPH0884061A
Application number: JP6219957A
Authority: JP
Inventors: Keiko Fukuda; 恵子福田; Toshiro Tsukada; 敏郎塚田; Tatsuji Matsuura; 達治松浦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-09-14
Filing date: 1994-09-14
Publication date: 1996-03-26

Abstract

(57)【要約】【目的】アナログ／ディジタル混在集積回路におい
て、ディジタル回路の発生する雑音等、集積回路の基板
経由の雑音がアナログ回路に与える影響を低減するため
の技術を提供すること。【構成】雑音除去回路は、雑音検出部１，雑音相殺信
号入力部２，雑音発生回路４，雑音の影響を受ける回路
５により構成される集積回路６と、雑音相殺信号発生回
路３により構成される。雑音検出部１にて検出された雑
音の大きさから、雑音相殺信号発生回路３では、この雑
音を打ち消す信号を発生し、この信号は、雑音相殺信号
入力部２を介して集積回路の基板へ入力され、この信号
により雑音を打ち消す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路の雑音低減回路
および雑音低減法に関し、特にＡＳＩＣ等のディジタル
回路あるいはアナログ／ディジタル混在集積回路のディ
ジタル回路の発生する雑音等、集積回路の基板経由の雑
音の与える影響を低減するための回路およびこれを用い
る雑音低減方法に関する。

【０００２】

【従来の技術】アナログ回路とディジタル回路を同一基
板上に作成する混在ＩＣにおいては、クロックにより駆
動されるディジタル回路の動作に伴って発生する雑音
が、集積回路基板を経由してアナログ回路に伝達され、
その影響によりアナログ回路が誤動作を起こすという問
題がある。従来、この問題を解決するためには、雑音を
発生するディジタル回路と雑音の影響を受けやすいアナ
ログ回路との間にガードバンドを設けて、これをグラン
ドに接続することにより、雑音を抑制する方式がとられ
ている。図２０(ａ)に、従来の構成の一例を示す。ここ
では、ガードバンドは、集積回路内外を接続するボンデ
ィングワイヤ等の持つインピーダンスを介してグランド
に接続されている。今、基板抵抗をＲ１、接続抵抗をＲ
２とすると、基板上の雑音電圧ｖ１は、図２０(ｂ)に示
す等価回路により表わすことができ、その結果、基板上
の雑音電圧ｖ１は、ｖ１＝ｖｎ・Ｒ２/(Ｒ１＋Ｒ２) ・・・・(１) と表わされ、元の雑音電圧ｖｎのＲ２/(Ｒ１＋Ｒ２)に
低減できる。

【０００３】

【発明が解決しようとする課題】上述の如く、ガードバ
ンドを設けて、これをグランドに接続することにより、
雑音をある程度抑制することはできるが、この技術で
は、ディジタル回路部分の規模の増大による雑音の増加
に対して、十分な雑音低減効果を得ることは困難であ
る。特に、高精度のアナログ回路をディジタル回路とオ
ンチップ化して駆動することは難しい。本発明は上記事
情に鑑みてなされたもので、その目的とするところは、
従来の技術における上述の如き問題を解消し、ＡＳＩＣ
等のディジタル回路あるいはアナログ／ディジタル混在
集積回路のディジタル回路の発生する雑音等、集積回路
の基板経由の雑音の与える影響を低減ための回路および
これを用いる雑音低減方法を提供することにある。

【０００４】

【課題を解決するための手段】本発明の上述の目的は、
雑音を発生する回路と雑音の影響を受ける回路を同一基
板上に設けた集積回路において、雑音の影響を検出する
手段と、雑音の影響を打ち消すための信号を入力する手
段と雑音の影響を打ち消すための信号を発生する手段に
より構成したことを特徴とする集積回路の雑音低減回路
によって達成される。

【０００５】

【作用】本発明に係る雑音低減回路の作用原理は、検出
された雑音に対し、例えば、これと反対の信号を入力
し、これらの信号を加算して雑音を打ち消すことによ
り、基板の雑音を低減することができるという点にあ
る。上述の、雑音の影響を打ち消すための信号を発生す
る手段として、例えば、負の利得を持つ増幅回路を考え
ると、本発明に係る雑音低減回路は、図２１に示す如き
等価回路として表わすことができる。ここで、増幅回路
の利得を−Ａとすると、雑音を検出する部分の電圧ｖ１
および雑音の影響を打ち消すための信号の電圧ｖ２は、
それぞれ、下記の如く表わされる。ｖ１＝ｖｎ/{１＋(１＋Ａ)・Ｒ１/Ｒ２} ・・・・(２) ｖ２＝−Ａ・ｖｎ/{１＋(１＋Ａ)・Ｒ１/Ｒ２} ・・・・(３) 増幅利得を充分大きくできれば、ｖ１は０に、ｖ２はｖ
ｎに近づく。すなわち、本発明に係る集積回路の雑音低
減回路においては、ディジタル回路の発生する雑音の影
響を完全に抑制できるため、高精度のアナログ回路とデ
ィジタル回路をオンチップ化した集積回路を構築するこ
とが可能となる。

【０００６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の第１の実施例に係る集積
回路の雑音低減回路(以下、単に「雑音低減回路」という)
の構成図である。本実施例に示す雑音除去回路は、雑音
検出部１，雑音相殺信号入力部２，雑音発生回路４，雑
音の影響を受ける回路５により構成される集積回路６
と、雑音相殺信号発生回路３とにより構成される。ここ
で、雑音発生回路４は、ディジタルシグナルプロセッサ
等のディジタル回路により、また、雑音の影響を受ける
回路５は、Ａ／Ｄ変換器の如き微弱なアナログ信号を扱
う回路により構成される。雑音相殺信号発生回路３で
は、雑音検出部１で検出された雑音の大きさから雑音を
打ち消す信号を発生し、この信号は、雑音相殺信号入力
部２を介して集積回路の基板へ入力される。この信号に
より雑音を打ち消す結果、雑音の影響を受ける回路５
で、高精度の計測が可能となる。

【０００７】ここで、雑音相殺信号発生回路３が集積回
路６の外部に存在する場合、集積回路の内部と外部とを
接続する配線による寄生インダクタンスが存在し、この
影響を受けて雑音相殺信号を入力することが難しくなる
という場合がある。この場合に対処するための本発明の
第２の実施例を、図２に示す。本実施例に示す雑音除去
回路では、雑音相殺信号発生回路３が集積回路６上に構
築された結果、寄生インダクタンスによる入力信号の減
衰、および、周波数変化を防ぐことができる。また、外
付け部品がなくなるため、システム構成が容易になる。
次に、集積回路６上における雑音検出部１，雑音相殺信
号入力部２，雑音発生回路４，雑音の影響を受ける回路
５の配置に関して説明する。まず、図１，図２に示す如
く、雑音検出部１および雑音相殺信号入力部２は、それ
ぞれ、雑音発生回路４と雑音の影響を受ける回路５の近
傍に配置する。この際、雑音検出部１および雑音相殺信
号入力部２は、図２２に示す如く、雑音発生回路４と雑
音の影響を受ける回路５に関して、図１，図２とは反対
に配置することも可能である。

【０００８】更に、集積回路上の配置に関する本発明の
第３の実施例を、図３により説明する。本実施例に示す
雑音除去回路では、雑音検出部１が雑音発生回路４を囲
む形で配置され、その外側に雑音相殺信号入力部２が配
置される。これにより、雑音相殺信号入力部２の外側の
基板が安定となり、雑音の影響を受ける回路５が雑音変
動の影響を受けにくくなる。また、雑音の影響を受ける
回路を安定化するためには、図４に示す如く、雑音の影
響を受ける回路５を雑音相殺信号入力部２で囲み、その
外側に雑音検出部１を設けて雑音を低減することも可能
である。また、図５に示す如く、雑音発生回路４の周囲
に雑音検出部１ａを設け、雑音の影響を受ける回路５の
周囲に雑音相殺信号入力部２ｂを設けることも可能であ
る。上述の各実施例は、雑音検出部および雑音相殺信号
入力部が１組のみ存在する場合の実施例であるが、更
に、雑音低減効果を得るための本発明の第４の実施例
を、図６により説明する。

【０００９】本実施例に示す雑音除去回路においては、
雑音発生回路４，雑音の影響を受ける回路５に、それぞ
れ１組の雑音検出部１ａ，１ｂ、雑音相殺信号入力部２
ａ，２ｂ、雑音相殺信号発生回路３ａ，３ｂを設け、基
板雑音の伝達を低減する。なお、この１組の雑音低減の
ためのブロックを設けた回路を１つの回路モジュールと
して、セルベース構成の集積回路を構築することも可能
である。また、雑音が小さい場合には複数の雑音発生回
路あるいは複数の雑音の影響を受ける回路に対して１組
の雑音検出部、雑音相殺信号入力部、雑音相殺信号発生
回路を設けて、１つのブロックとすることも可能であ
る。なお、上述の第３，第４の実施例(図３〜図６)に示
した雑音検出部１，雑音相殺信号入力部２は、これらを
置換えて配置しても雑音は相殺されるため、雑音の影響
の低減が可能である。また、雑音発生回路４あるいは雑
音の影響を受ける回路５を囲んでいる雑音検出部１，雑
音相殺信号入力部２は、完全に囲んだ形でなくても、す
なわち、切り離された部分(開口部)が存在しても、雑音
低減に関して同様の効果を得ることが可能である。

【００１０】更に、雑音発生回路４あるいは雑音の影響
を受ける回路５を囲んでいる雑音検出部１，雑音相殺信
号入力部２が、上述の如く、開口部を有する形状とした
場合には、これらの部分自身の形状や配置の際の自由度
が向上するばかりでなく、これを取りまく配線パターン
の配置にも制約がなくなるという利点がある。次に、本
発明に係る雑音除去回路の雑音相殺信号発生回路３の詳
細な構成に関する実施例を、図面により説明する。雑音
相殺信号発生回路３が反転増幅回路である本発明の第５
の実施例を、図７に示す。本実施例に係る雑音除去回路
においては、反転増幅回路１４は、雑音検出部１の信号
を反転して雑音相殺信号入力部２へ入力する。反転増幅
回路の利得が高ければ、雑音除去能力が高く、帯域が広
ければ高周波の雑音まで除去することができる。オペア
ンプを用いた反転増幅回路１４ａによる雑音相殺信号発
生回路３の構成に関する本発明の第６の実施例を、図８
に示す。本実施例に示す雑音除去回路においては、オペ
アンプ１３の負の信号を入力する入力端子は、入力抵抗
Ｒin１１を介して雑音検出部１へ接続され、Ｒinの他端
は帰還抵抗Ｒref１２を介してオペアンプの出力に接続
され、出力信号は信号入力端子２に接続される。

【００１１】また、オペアンプの非反転信号入力端子は
基準電圧に接続される。雑音検出信号Ｖinに対する雑音
相殺信号Ｖoutは、次の式で表される。Ｖout＝-Ｖin・Ｒref/Ｒin ・・・・(４) ここで、Ｒref/Ｒinの値を調整することにより、検出さ
れた雑音に対して増幅率を持たせて、雑音を打ち消すた
めの信号を入力することができる。オペアンプを用いて
雑音の除去を行う上述の実施例では、回路を集積回路上
に構築すると規模が大きくなる場合がある。この場合に
対処するための本発明の第７の実施例を、図９に示す。
雑音相殺信号発生回路３が雑音の影響を受けにくくする
ためには、ｐ基板ならばｎウェル(ｎ-well)上に、ｎ基
板ならばｐウェル(ｐ-well)上に回路を構築することが
望ましい(図１０参照)。本実施例では、ｐ基板上にｐチ
ャネルＭＯＳトランジスタを構築する場合を例にとり説
明する。ｐチャネルＭＯＳトランジスタの第１端子２１
(入力端子)は雑音検出部１に接続され、雑音を打ち消す
ための信号は、第２端子(コレクタ)２４より出力され
る。

【００１２】第２端子２４を、抵抗３０，端子２６を介
して基準電源へ接続し、第３端子２２(ソース)，第４端
子２３(バックゲート)は、端子２５を介して図示されて
いない電源へ接続することにより、反転増幅回路１４ｂ
として動作する。ＭＯＳトランジスタのサイズ，抵抗３
０の値，端子２５および端子２６に供給する電圧を調整
することにより、信号の大きさを調整することができ
る。また、第２端子２４の出力を、容量３１を介して雑
音相殺信号入力部２に供給すれば、雑音を打ち消すため
の信号として交流成分のみを選択的に与えることができ
る。上述のＭＯＳトランジスタをｐ基板上に構築した例
を、図１０に示す。雑音検出部１および雑音相殺信号入
力部２は、ｐ＋層により形成されるため、基板９に対し
て抵抗接続となり、雑音が直接的に伝達される。これに
対して、ｐチャネルＭＯＳトランジスタはｎウェル２０
内に作成されているために、基板に対して容量結合とな
る。

【００１３】このため、雑音が問題となる高周波におい
ては、ｎウェルを直流的な安定電位に固定することによ
り、雑音の影響を受けずに計測対象となる雑音検出部１
からの信号を計測することができる。なお、抵抗３０の
替わりに、図１１および図１２に示す如く、第２のＭＯ
Ｓトランジスタ１９を利用して、反転増幅回路１４ｃを
構成することも可能である。また、雑音検出部１および
雑音相殺信号入力部２は、ｎ＋層を用いて構築すること
も可能であり、この場合、基板間との間が容量結合とな
るため、交流成分のみを選択的に検出・供給することが
可能となる。上記各実施例では、単体ＭＯＳトランジス
タから成る反転増幅回路により雑音を相殺する回路を構
成することを示したが、低抵抗の基板へ電圧を供給する
駆動力が不足する場合がある。この場合に対処するため
の本発明の第８の実施例を、図１３により説明する。本
実施例に示す雑音除去回路においては、ｐチャネルＭＯ
Ｓトランジスタの第２端子２４は容量を介してバッファ
アンプ１３に接続され、その出力が雑音相殺信号入力部
２に接続される。

【００１４】単体トランジスタの出力にバッファアンプ
１３を接続することにより、安定に雑音を除去する信号
を供給するできる。ここで、バッファアンプ１３は、同
一の集積回路基板上に構築しても、別チップとして構成
しても良い。上述の実施例では、電圧を検出して帰還す
る方法について示したが、電圧を検出して電流を出力す
る回路により、雑音相殺手段を構成することも可能であ
る。この方法に関する本発明の第９の実施例を、図１４
により説明する。本実施例に示す雑音除去回路において
は、雑音相殺手段は電圧制御型電流出力回路１５により
構成される。電流を帰還することにより、電圧駆動型の
場合と比べて駆動力を向上することができる。また、図
１５に示す如く、バッファ回路１６を介して電圧制御型
電流出力回路１５から雑音相殺信号を供給することも可
能である。次に、トランジスタを用いた電圧制御型電流
出力回路の構成に関する本発明の第１０の実施例を、図
１６に示す。本実施例に示す雑音除去回路においては、
バッファ回路１６は、２つのｐチャネルＭＯＳトランジ
スタにより構成される。

【００１５】第１のトランジスタの第１端子２８は雑音
検出部に接続され、第１のトランジスタの第２端子は基
板に対して負の電源、第２のトランジスタの第１，第３
および第４の端子は基板に対して正の電源に、端子２
６，２１，２５を介してそれぞれ接続される。第１のト
ランジスタの第３端子と第２のトランジスタの第２端子
は接続され、これが、電圧制御型電流出力回路１５を構
成するトランジスタの第１端子に接続される。このトラ
ンジスタの第２端子が、雑音相殺信号入力部に接続され
る。次に、雑音相殺信号発生回路の位相遅れの影響を打
ち消すための本発明の第１１の実施例を、図１７に示
す。本実施例に示す雑音除去回路は、雑音相殺信号入力
部２，雑音相殺信号発生回路３，時間遅れ発生回路７、
雑音発生模擬回路８により構成される。

【００１６】同一基板上に作成された雑音発生模擬回路
８は、雑音発生回路４と等価な動作を行う規模の小さな
回路、あるいは、雑音発生回路を構成する中で最も大き
な雑音を発生する部分で構成する。雑音発生模擬回路８
の発生する雑音は、基板を介さずグランド端子から直接
的に雑音相殺信号発生回路３に入力してもよい。雑音相
殺信号発生回路３に入力された雑音は増幅されて、雑音
相殺信号入力部２へ供給される。実際の雑音発生回路４
は、雑音発生模擬回路８の動作から時間遅れ発生回路７
で発生された時間だけ遅れて動作を開始する。本実施例
により、雑音相殺信号発生回路３と雑音発生回路４の動
作タイミングを補正し、雑音を低減することができる。
また、実際の雑音発生回路４より小規模で、しかも大き
な雑音の値を発生できるため、雑音を打ち消すために十
分に増幅された信号を、雑音相殺信号入力部２へ供給す
ることが可能となる。

【００１７】更に、雑音低減回路の規模を削減するため
の本発明の第１２の実施例を、図１８に示す。図１８に
示す実施例においては、雑音発生回路の電源３４の電源
線に基板９と逆位相の雑音が発生する。そこで、交流成
分のみを検出してこれを雑音相殺信号入力部２へ入力す
れば、雑音の低減が可能である。このときの雑音相殺信
号発生回路３は、バッファアンプを用いて容易に構築で
きる。上述の実施例では、実際に発生する雑音から雑音
相殺信号を発生する場合を述べたが、雑音の形状を予測
し雑音を打ち消すことも可能である。このための本発明
の第１３の実施例を、図１９により説明する。本実施例
に示す雑音除去回路においては、雑音相殺信号発生回路
３は、制御回路３２により与えられた制御信号に従い、
雑音を打ち消すための信号を発生する。ここで、雑音相
殺信号発生回路３は、Ａ／Ｄ変換器，ＤＳＰ，メモリ等
により構成される。雑音が周期的であれば、この雑音を
メモリ等に記憶し、雑音発生回路４の動作タイミングに
同期して雑音相殺信号を発生する。更に、回路シミュレ
ーション等により雑音パターンを求めて、雑音を除去す
る信号を発生させることも可能である。

【００１８】更に、回路シミュレーション等により雑音
パターンを求めて、雑音を除去する信号を発生させるこ
とも可能である。また、ディジタル回路の発生する雑音
によるアナログ回路の動作特性の劣化を基板雑音を打ち
消す信号を基板に入力することにより低減できるため、
高精度のアナログ回路と大規模のディジタル回路を同一
基板上に作成することが可能となり、大規模混在集積回
路を作成する上で、極めて有効である。なお、基板雑音
の除去は、雑音の影響を受ける回路５が、雑音の影響を
受ける帯域のみについて行ってもよい。このためには、
雑音相殺信号発生回路３が高周波の雑音すべてを打ち消
すことができない場合においても、雑音の影響を受ける
回路の特性に応じて、帯域を設定すればよい。なお、上
記各実施例は本発明の一例を示したものであり、本発明
はこれらに限定されるべきものではないことは言うまで
もないことである。

【００１９】

【発明の効果】以上、詳細に説明した如く、本発明によ
れば、ＡＳＩＣ等のディジタル回路あるいはアナログ／
ディジタル混在集積回路のディジタル回路の発生する雑
音等、集積回路の基板経由の雑音の与える影響を低減た
めの回路およびこれを用いる雑音低減方法を実現できる
という顕著な効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明する構成図であ
る。

【図２】本発明の第２の実施例を説明する構成図であ
る。

【図３】本発明の第３の実施例を説明する構成図(その
１)である。

【図４】本発明の第３の実施例を説明する構成図(その
２)である。

【図５】本発明の第３の実施例を説明する構成図(その
３)である。

【図６】本発明の第４の実施例を説明する構成図であ
る。

【図７】本発明の第５の実施例を説明する構成図であ
る。

【図８】本発明の第６の実施例を説明する構成図であ
る。

【図９】本発明の第７の実施例を説明する構成図であ
る。

【図１０】第７の実施例の詳細を示す図(その１)であ
る。

【図１１】第７の実施例の詳細を示す図(その２)であ
る。

【図１２】第７の実施例の詳細を示す図(その３)であ
る。

【図１３】本発明の第８の実施例を説明する構成図であ
る。

【図１４】本発明の第９の実施例を説明する構成図であ
る。

【図１５】本発明の第１０の実施例を説明する構成図で
ある。

【図１６】第１０の実施例の詳細を示す図である。

【図１７】本発明の第１１の実施例を説明する構成図で
ある。

【図１８】本発明の第１２の実施例を説明する構成図で
ある。

【図１９】本発明の第１３の実施例を説明する構成図で
ある。

【図２０】従来技術を説明するための図(その１)であ
る。

【図２１】従来技術を説明するための図(その２)であ
る。

【図２２】本発明の第１，第２の実施例の変形例を示す
構成図である。

【符号の説明】

１,１ａ,１ｂ雑音検出部２,２ａ,２ｂ雑音相殺信号入力部３,３ａ,３ｂ雑音相殺信号発生回路４雑音発生回路５雑音の影響を受ける回路６集積回路７時間遅れ発生回路８雑音発生模擬回路１４,１４ａ〜１４ｄ反転増幅回路１５電圧制御型電流出力回路１６バッファ回路

Claims

【特許請求の範囲】

【請求項１】集積回路の雑音低減回路であって、基板
上に、少なくとも１つの雑音信号の検出手段と少なくと
も１つの前記雑音を打ち消す信号の入力手段を持つ集積
回路と、少なくとも１つの前記雑音を打ち消す信号の発
生手段とを有することを特徴とする集積回路の雑音低減
回路。
【請求項２】前記雑音を打ち消す信号の発生手段を制
御する手段を有することを特徴とする請求項１記載の集
積回路の雑音低減回路。
【請求項３】前記雑音を打ち消す信号の発生手段を、
前記集積回路と同一基板の上に設けたことを特徴とする
請求項１または２記載の集積回路の雑音低減回路。
【請求項４】前記雑音を打ち消す信号の発生手段を、
前記集積回路の基板と異なる極性の拡散層に作成するこ
とを特徴とする請求項３記載の集積回路の雑音低減回
路。
【請求項５】前記集積回路における少なくとも１つの
雑音を発生する回路の近傍に、前記雑音信号の検出手段
と前記雑音を打ち消す信号の入力手段とを配置すること
を特徴とする請求項１〜４のいずれかに記載の集積回路
の雑音低減回路。
【請求項６】前記集積回路における少なくとも１つの
雑音の影響を受けやすい回路の近傍に、前記雑音信号の
検出手段と前記雑音を打ち消す信号の入力手段を配置す
ることを特徴とする請求項１〜５のいずれかに記載の集
積回路の雑音低減回路。
【請求項７】前記集積回路における少なくとも１つの
雑音を発生する回路を前記雑音信号の検出手段で囲み、
更に、前記雑音を打ち消す信号の入力手段で囲む形で配
置することを特徴とする請求項５記載の集積回路の雑音
低減回路。
【請求項８】前記集積回路における少なくとも１つの
雑音の影響を受けやすい回路を前記雑音を打ち消す信号
の入力手段で囲み、更に、前記雑音信号を検出する手段
で囲む形で配置することを特徴とする請求項６記載の集
積回路の雑音低減回路。
【請求項９】前記集積回路における少なくとも１つの
雑音を発生する回路を前記雑音信号を検出する手段で囲
み、少なくとも１つの雑音の影響を受けやすい回路を前
記雑音を打ち消す信号を入力する手段で囲んで配置する
ことを特徴とする請求項１〜８のいずれかに記載の集積
回路の雑音低減回路。
【請求項１０】前記集積回路における少なくとも１つ
の雑音の影響を受けやすい回路を前記雑音信号の検出手
段で囲み、更に、前記雑音を打ち消す信号の入力手段で
囲む形で配置することを特徴とする請求項６記載の集積
回路の雑音低減回路。
【請求項１１】前記集積回路における少なくとも１つ
の雑音を発生する回路を前記雑音を打ち消す信号の入力
手段で囲み、更に、前記雑音信号を検出する手段で囲む
形で配置することを特徴とする請求項５記載の集積回路
の雑音低減回路。
【請求項１２】前記集積回路における少なくとも１つ
の雑音の影響を受けやすい回路を前記雑音信号を検出す
る手段で囲み、少なくとも１つの雑音を発生する回路を
前記雑音を打ち消す信号を入力する手段で囲んで配置す
ることを特徴とする請求項１〜８のいずれかに記載の集
積回路の雑音低減回路。
【請求項１３】前記雑音を打ち消す信号の入力手段
を、前記集積回路の基板と同一極性の高濃度の拡散層に
より作成することを特徴とする請求項１〜１２のいずれ
かに記載の集積回路の雑音低減回路。
【請求項１４】前記雑音信号の検出手段を、前記集積
回路の基板と同一極性の高濃度の拡散層により作成する
ことを特徴とする請求項１〜１３のいずれかに記載の集
積回路の雑音低減回路。
【請求項１５】前記雑音を打ち消す信号の入力手段
を、前記集積回路の基板と異なる極性の高濃度の拡散層
により作成することを特徴とする請求項１〜１４のいず
れかに記載の集積回路の雑音低減回路。
【請求項１６】前記雑音信号の検出手段を、前記集積
回路の基板と異なる極性の高濃度の拡散層により作成す
ることを特徴とする請求項１〜１３および請求項１５の
いずれかに記載の集積回路の雑音低減回路。
【請求項１７】前記雑音を打ち消す信号の発生手段
を、反転増幅回路で構成することを特徴とする請求項１
〜１６のいずれかに記載の集積回路の雑音低減回路。
【請求項１８】前記反転増幅回路は、ウェル内に作成
された前記集積回路の基板と１つの同一チャネルのトラ
ンジスタと負荷抵抗により構成され、前記トランジスタ
のゲート端子が前記雑音信号の検出手段に接続され、ま
た、ソースおよびバックゲート端子が第１の電源に接続
され、ソース端子が前記雑音を打ち消す信号の入力手段
とバイアス抵抗の一端に接続され、前記バイアス抵抗の
他端が第２の電源に接続されて成ることを特徴とする請
求項１７記載の集積回路の雑音低減回路。
【請求項１９】前記反転増幅回路は、ウェル上に作成
された前記集積回路の基板と１つの同一チャネルの第１
のトランジスタと第２のトランジスタにより構成され、
第１のトランジスタのゲート端子が前記雑音信号の検出
手段に接続され、第１のトランジスタのコレクタおよび
第２のトランジスタのソースが接続されて前記雑音を打
ち消す信号の入力手段と接続され、第１のトランジスタ
のソース、バックゲート端子および第２のトランジスタ
のバックゲートが第１の電源に接続され、第２のトラン
ジスタのコレクタおよびゲートが第２の電源に接続され
て成ることを特徴とする請求項１７記載の集積回路の雑
音低減回路。
【請求項２０】前記反転増幅回路は、ウェル上に作成
された前記集積回路の基板と１つの同一チャネルの第１
のトランジスタと第２のトランジスタにより構成され、
第１のトランジスタのゲート端子が前記雑音信号の検出
手段に接続され、第１のトランジスタのコレクタおよび
第２のトランジスタのソースとゲートが接続されて前記
雑音を打ち消す信号の入力手段と接続され、第１のトラ
ンジスタのソース、バックゲート端子および第２のトラ
ンジスタのバックゲートが第１の電源に接続され、第２
のトランジスタのコレクタが第２の電源に接続されて成
ることを特徴とする請求項１７記載の集積回路の雑音低
減回路。
【請求項２１】前記第１の電源および第２の電源は、
前記集積回路の基板電位に対して逆極性の値を持つこと
を特徴とする請求項１８〜２０のいずれかに記載の集積
回路の雑音低減回路。
【請求項２２】前記反転増幅回路の出力を容量を介し
て前記雑音を打ち消す信号の入力手段に接続することを
特徴とする請求項１８〜２１のいずれかに記載の集積回
路の雑音低減回路。
【請求項２３】前記雑音を打ち消す信号の発生手段は
電圧制御型電流出力回路であることを特徴とする請求項
１〜１６のいずれかに記載の集積回路の雑音低減回路。
【請求項２４】前記電圧制御型電流出力回路は、ソー
スフォロアトランジスタとトランジスタにより構成され
る電圧制御型電流出力回路であることを特徴とする請求
項２３記載の集積回路の雑音低減回路。
【請求項２５】集積回路の雑音低減回路であって、基
板上に、少なくとも１つの雑音を発生する回路の規模手
段と時間遅れ発生手段、および、少なくとも１つの前記
雑音を打ち消す信号の入力手段を持つ集積回路と、少な
くとも１つの前記雑音を打ち消す信号の発生手段とを有
することを特徴とする集積回路の雑音低減回路。
【請求項２６】集積回路の雑音低減回路であって、基
板上に、少なくとも１つの電源線の雑音の検出手段と少
なくとも１つの前記雑音を打ち消す信号の入力手段を持
つ集積回路と、少なくとも１つの前記雑音を打ち消す信
号の発生手段とを有することを特徴とする集積回路の雑
音低減回路。
【請求項２７】請求項１〜２６のいずれかに記載の雑
音低減回路を用いる雑音低減方法であって、前記集積回
路の発生する雑音を検出して、その雑音を打ち消す信号
を前記集積回路の基板に入力することを特徴とする集積
回路の雑音低減方法。