JP3197956B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、共通基板上にディジタル回路部とアナログ回
路部とを混載するＭＯＳ（metal oxide semiconducto
r）型の半導体集積回路に関する。
し、特に、共通基板上にディジタル回路部とアナログ回
路部とを混載するＭＯＳ（metal oxide semiconducto
r）型の半導体集積回路に関する。
【０００２】
【従来の技術】図７は従来の半導体集積回路の概略チッ
プレイアウトである。この例では、チップ１に、ディジ
タル回路部としてのマイコン・コア２及びアナログ回路
部としてのアナログディジタル変換器（以下、ＡＤＣ）
３が作り込まれており、全体で１チップマイクロコント
ローラを構成している。
プレイアウトである。この例では、チップ１に、ディジ
タル回路部としてのマイコン・コア２及びアナログ回路
部としてのアナログディジタル変換器（以下、ＡＤＣ）
３が作り込まれており、全体で１チップマイクロコント
ローラを構成している。
【０００３】これによれば、チップ外からのアナログ電
圧をＡＤＣ３でディジタル信号に変換し、このディジタ
ル信号をマイコン・コア２で演算処理することができ
る。
圧をＡＤＣ３でディジタル信号に変換し、このディジタ
ル信号をマイコン・コア２で演算処理することができ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路にあっては、ディジタル回路部の
動作に起因して発生する基板電位の変動により、アナロ
グ回路部の動作が不正確になりやすいといった問題点が
あった。図８はマイコン・コア２とＡＤＣ３の等価回路
及び概略回路を示す図である。マイコン・コア２におい
て、Ｇ1 、Ｇ2 は等価的な信号源、Ｄn は等価的なｎチ
ャネル型ＭＯＳトランジスタ、Ｄp は等価的なｐチャネ
ル型ＭＯＳトランジスタ、Ｃｄ0 、Ｃｄ1 ……は等価的
な空乏層容量、Ｃｗ0 、Ｃｗ1 ……は等価的な配線−基
板（又はウェル）間容量であり、内部ノードＮ0 、Ｎ1
に生じた電位変動がＣｄi やＣｗi （ｉは０、１、…
…）を通して等価的に示す基板（又はウェル）４に伝え
られる。
従来の半導体集積回路にあっては、ディジタル回路部の
動作に起因して発生する基板電位の変動により、アナロ
グ回路部の動作が不正確になりやすいといった問題点が
あった。図８はマイコン・コア２とＡＤＣ３の等価回路
及び概略回路を示す図である。マイコン・コア２におい
て、Ｇ1 、Ｇ2 は等価的な信号源、Ｄn は等価的なｎチ
ャネル型ＭＯＳトランジスタ、Ｄp は等価的なｐチャネ
ル型ＭＯＳトランジスタ、Ｃｄ0 、Ｃｄ1 ……は等価的
な空乏層容量、Ｃｗ0 、Ｃｗ1 ……は等価的な配線−基
板（又はウェル）間容量であり、内部ノードＮ0 、Ｎ1
に生じた電位変動がＣｄi やＣｗi （ｉは０、１、…
…）を通して等価的に示す基板（又はウェル）４に伝え
られる。
【０００５】一方、同一の基板上に形成されるＡＤＣ３
は、ＳＡＲ（Successive Approximation Register ）型
のＡＤ変換器であり、定電圧ＶRHを多段階に分圧する分
圧抵抗網５、各分圧電圧を択一的にオン／オフする複数
のスイッチ要素６1 〜６n 、アナログ入力電圧をオン／
オフするスイッチ要素７、サンプリングホールド／比較
回路８〜１０、フリップフロップ１１、ＳＡＲ１２及び
遅延回路１３、１４……を含むものである。これによる
と、まず、スイッチ要素７をオンにしてアナログ入力電
圧をサンプリングホールド／比較回路８の容量Ｃにホー
ルドし、次いで、複数のスイッチ要素６1 〜６n の一つ
をオンにして分圧電圧を選択し、その選択分圧電圧と容
量Ｃのホールド値との大小関係を判定してディジタルデ
ータの一つのビットを決定する。例えば、選択分圧電圧
が多段階の分圧電圧の中間の大きさであれば、ディジタ
ルデータのＭＳＢが決まる。以降、複数のスイッチ要素
６ 1 〜６n を適宜にオンさせながら、ディジタルデータ
の他のビットを決定し、その決定結果をフリップフロッ
プ１１を介してＳＡＲ１２にセットする。ＳＡＲ１２の
内容は、図示を略したバスを通して例えばマイコン・コ
ア２等に出力されると共に、スイッチ要素のオン／オフ
制御にも使用される。
は、ＳＡＲ（Successive Approximation Register ）型
のＡＤ変換器であり、定電圧ＶRHを多段階に分圧する分
圧抵抗網５、各分圧電圧を択一的にオン／オフする複数
のスイッチ要素６1 〜６n 、アナログ入力電圧をオン／
オフするスイッチ要素７、サンプリングホールド／比較
回路８〜１０、フリップフロップ１１、ＳＡＲ１２及び
遅延回路１３、１４……を含むものである。これによる
と、まず、スイッチ要素７をオンにしてアナログ入力電
圧をサンプリングホールド／比較回路８の容量Ｃにホー
ルドし、次いで、複数のスイッチ要素６1 〜６n の一つ
をオンにして分圧電圧を選択し、その選択分圧電圧と容
量Ｃのホールド値との大小関係を判定してディジタルデ
ータの一つのビットを決定する。例えば、選択分圧電圧
が多段階の分圧電圧の中間の大きさであれば、ディジタ
ルデータのＭＳＢが決まる。以降、複数のスイッチ要素
６ 1 〜６n を適宜にオンさせながら、ディジタルデータ
の他のビットを決定し、その決定結果をフリップフロッ
プ１１を介してＳＡＲ１２にセットする。ＳＡＲ１２の
内容は、図示を略したバスを通して例えばマイコン・コ
ア２等に出力されると共に、スイッチ要素のオン／オフ
制御にも使用される。
【０００６】ここに、サンプリングホールド／比較回路
８の入力側の電位は、高精度に安定している必要があ
る。この電位に変動があると、比較動作が不正確にな
り、アナログ入力電圧とディジタルデータとの対応関係
が一致しなくなるからである。しかしながら、マイコン
・コア２の動作に起因して基板（またはウェル）４に電
位変動が発生すると、この電位変動がＡＤＣ３の寄生容
量Ｃｓ0 、Ｃｓ1 を通してサンプリングホールド／比較
回路８の入力側に伝えられるため、程度の差こそあれ、
ＡＤＣ３の不正確動作は避けられない。 ［目的］そこで、本発明は、ディジタル回路部とアナロ
グ回路部とを混載する半導体集積回路の、特にアナログ
回路部の動作を安定化させることを目的とする。
８の入力側の電位は、高精度に安定している必要があ
る。この電位に変動があると、比較動作が不正確にな
り、アナログ入力電圧とディジタルデータとの対応関係
が一致しなくなるからである。しかしながら、マイコン
・コア２の動作に起因して基板（またはウェル）４に電
位変動が発生すると、この電位変動がＡＤＣ３の寄生容
量Ｃｓ0 、Ｃｓ1 を通してサンプリングホールド／比較
回路８の入力側に伝えられるため、程度の差こそあれ、
ＡＤＣ３の不正確動作は避けられない。 ［目的］そこで、本発明は、ディジタル回路部とアナロ
グ回路部とを混載する半導体集積回路の、特にアナログ
回路部の動作を安定化させることを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、基板電位又はウェル電位を検出する検出
手段と、該検出手段により検出された電位と基準電位の
間の電位差を反転増幅する増幅手段と、該増幅手段の出
力を基板又はウェルに供給することにより、前記基板電
位又はウェル電位を操作する操作手段とを備え、共通基
板上にディジタル回路部とサンプルド・アナログ回路部
とを形成する半導体集積回路であって、前記検出手段
は、主としてディジタル回路部の動作に起因して発生す
る基板電位又はウェル電位の変動を検出するものであ
り、かつ、その検出動作がサンプルド・アナログ回路部
のサンプリング・クロックに同期して行われるものであ
ることを特徴とする。また、本発明は、共通基板上の異
なる位置の基板電位又はウェル電位を検出すべく配置さ
れた複数の検出手段と、該複数の検出手段の出力が入力
され、各検出手段の出力を所定の重み付けをして加算す
る演算処理を行う演算手段と、該演算手段の出力を基板
又はウェルに供給することにより、前記基板電位又はウ
ェル電位を操作する操作手段とを備え、共通基板上にデ
ィジタル回路部とサンプルド・アナログ回路部とを形成
する半導体集積回路であって、前記検出手段は、主とし
てディジタル回路部の動作に起因して発生する基板電位
又はウェル電位の変動を検出するものであり、かつ、そ
の検出動作がサンプルド・アナログ回路部のサンプリン
グ・クロックに同期して行われるものであることを特徴
とする。
成するために、基板電位又はウェル電位を検出する検出
手段と、該検出手段により検出された電位と基準電位の
間の電位差を反転増幅する増幅手段と、該増幅手段の出
力を基板又はウェルに供給することにより、前記基板電
位又はウェル電位を操作する操作手段とを備え、共通基
板上にディジタル回路部とサンプルド・アナログ回路部
とを形成する半導体集積回路であって、前記検出手段
は、主としてディジタル回路部の動作に起因して発生す
る基板電位又はウェル電位の変動を検出するものであ
り、かつ、その検出動作がサンプルド・アナログ回路部
のサンプリング・クロックに同期して行われるものであ
ることを特徴とする。また、本発明は、共通基板上の異
なる位置の基板電位又はウェル電位を検出すべく配置さ
れた複数の検出手段と、該複数の検出手段の出力が入力
され、各検出手段の出力を所定の重み付けをして加算す
る演算処理を行う演算手段と、該演算手段の出力を基板
又はウェルに供給することにより、前記基板電位又はウ
ェル電位を操作する操作手段とを備え、共通基板上にデ
ィジタル回路部とサンプルド・アナログ回路部とを形成
する半導体集積回路であって、前記検出手段は、主とし
てディジタル回路部の動作に起因して発生する基板電位
又はウェル電位の変動を検出するものであり、かつ、そ
の検出動作がサンプルド・アナログ回路部のサンプリン
グ・クロックに同期して行われるものであることを特徴
とする。
【０００８】
【作用】本発明では、検出手段によって主としてディジ
タル回路部の動作に起因して発生する基板電位又はウェ
ル電位の変動が検出され、かつ、その検出動作がサンプ
ルド・アナログ回路部のサンプリング・クロックに同期
して行われ、その検出値に基づいて、操作手段によって
その変動を打ち消すように同基板電位又はウェル電位が
操作される。したがって、基板又はウェル電位が常に一
定電位に制御されるため、例えばＡＤＣのようなアナロ
グ回路部の動作を正確化できる。
タル回路部の動作に起因して発生する基板電位又はウェ
ル電位の変動が検出され、かつ、その検出動作がサンプ
ルド・アナログ回路部のサンプリング・クロックに同期
して行われ、その検出値に基づいて、操作手段によって
その変動を打ち消すように同基板電位又はウェル電位が
操作される。したがって、基板又はウェル電位が常に一
定電位に制御されるため、例えばＡＤＣのようなアナロ
グ回路部の動作を正確化できる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図６は本発明に係る半導体集積回路の一実
施例を示す図である。図１において、１０は、インスト
ラクションＰＬＡ（以下、ＩＰＬＡ）部１１を含むマイ
コン・コア（ディジタル回路部）１２と、ＡＤＣ（アナ
ログ回路部）１３とを共通基板上に形成した１チップマ
イクロコントローラのチップである。
する。図１〜図６は本発明に係る半導体集積回路の一実
施例を示す図である。図１において、１０は、インスト
ラクションＰＬＡ（以下、ＩＰＬＡ）部１１を含むマイ
コン・コア（ディジタル回路部）１２と、ＡＤＣ（アナ
ログ回路部）１３とを共通基板上に形成した１チップマ
イクロコントローラのチップである。
【００１０】チップ１の適宜位置には、○印で示す検出
手段ｄ0 、ｄ1 、ｄ2 や、△印で示す操作手段ｎｃ0 、
ｎｃ1 、ｎｃ2 、ｎｃ3 、ｎｃ4 が設けられている。な
お、×印はＡＤＣ１３の寄生容量Ｃｓ0 、Ｃｓ1 の位置
を便宜的に示している。図２は検出手段ｄi と増幅手段
Ａi の好ましい構成図である。検出手段ｄi は、Ｐ- 基
板１４に形成したＰウェル１５の界面付近のＰＳＤ１６
から電極１７を引き出して構成している。なお、１８は
Ｆｏｘである。
手段ｄ0 、ｄ1 、ｄ2 や、△印で示す操作手段ｎｃ0 、
ｎｃ1 、ｎｃ2 、ｎｃ3 、ｎｃ4 が設けられている。な
お、×印はＡＤＣ１３の寄生容量Ｃｓ0 、Ｃｓ1 の位置
を便宜的に示している。図２は検出手段ｄi と増幅手段
Ａi の好ましい構成図である。検出手段ｄi は、Ｐ- 基
板１４に形成したＰウェル１５の界面付近のＰＳＤ１６
から電極１７を引き出して構成している。なお、１８は
Ｆｏｘである。
【００１１】また、増幅手段Ａi は、差動増幅段２０と
駆動段２１からなり、差動増幅段２０は、差動トランジ
スタとしての一対のＰチャネル型ＭＯＳトランジスタ２
２、２３と、定電流トランジスタとしてのＰチャネル型
ＭＯＳトランジスタ２４と、負荷トランジスタとしての
カレントミラー構成の一対のｎチャネル型ＭＯＳトラン
ジスタ２５、２６とを備え、駆動段２１は、定電流トラ
ンジスタとしてのＰチャネル型ＭＯＳトランジスタ２７
と、出力トランジスタとしてのｎチャネル型ＭＯＳトラ
ンジスタ２８とを備える。なお、ＶREF は定電圧、ＶCC
は高電位側電源、ＶSSは低電位側電源、Ｒ1 、Ｒ2 は抵
抗である。
駆動段２１からなり、差動増幅段２０は、差動トランジ
スタとしての一対のＰチャネル型ＭＯＳトランジスタ２
２、２３と、定電流トランジスタとしてのＰチャネル型
ＭＯＳトランジスタ２４と、負荷トランジスタとしての
カレントミラー構成の一対のｎチャネル型ＭＯＳトラン
ジスタ２５、２６とを備え、駆動段２１は、定電流トラ
ンジスタとしてのＰチャネル型ＭＯＳトランジスタ２７
と、出力トランジスタとしてのｎチャネル型ＭＯＳトラ
ンジスタ２８とを備える。なお、ＶREF は定電圧、ＶCC
は高電位側電源、ＶSSは低電位側電源、Ｒ1 、Ｒ2 は抵
抗である。
【００１２】差動増幅段２０は、反転入力（−）に加え
られた検出手段ｄi の出力（すなわち基板電位またはウ
ェル電位）と非反転入力（＋）の電位（ＶSS）との電位
差を所定ゲインで反転増幅するものであり、駆動段２１
は、出力電圧レンジを拡大すると共に、操作手段ｎｃi
を駆動するのに充分な駆動電力を発生するものである。
られた検出手段ｄi の出力（すなわち基板電位またはウ
ェル電位）と非反転入力（＋）の電位（ＶSS）との電位
差を所定ゲインで反転増幅するものであり、駆動段２１
は、出力電圧レンジを拡大すると共に、操作手段ｎｃi
を駆動するのに充分な駆動電力を発生するものである。
【００１３】図３は操作手段ｎｃi の好ましい構成図で
ある。この操作手段ｎｃi は、Ｐ-基板３０にＰウェル
３１を形成し、そのＰウェル３１の界面付近に形成した
ＰＳＤ（Ｐ+ ）３２に、増幅手段Ａi の出力を与えるよ
うに構成している。なお、３３はポリシリコン、３４は
Ｆｏｘ、３５はＰチャネル型ＭＯＳトランジスタ等に用
いられるＰタイプのＩ・Ｉ層である。
ある。この操作手段ｎｃi は、Ｐ-基板３０にＰウェル
３１を形成し、そのＰウェル３１の界面付近に形成した
ＰＳＤ（Ｐ+ ）３２に、増幅手段Ａi の出力を与えるよ
うに構成している。なお、３３はポリシリコン、３４は
Ｆｏｘ、３５はＰチャネル型ＭＯＳトランジスタ等に用
いられるＰタイプのＩ・Ｉ層である。
【００１４】図４は操作手段ｎｃi の他の好ましい構成
図である。この操作手段ｎｃi は、Ｐ- 基板４０にＰウ
ェル４１を形成し、そのＰウェル４１の界面付近に形成
したｎ+ 層４２に、メタル配線４３を介して増幅手段Ａ
i の出力を与えるように構成している。なお、４４はＰ
ＳＧ、４５はＦｏｘ、４６は空乏層である。このような
構成によれば、検出手段ｄi によってチップ１０上の適
宜位置（検出手段ｄi の位置）の基板電位またはウェル
電位が検出され、その基板電位又はウェル電位が増幅手
段Ａi によって所定ゲインで反転増幅された後、操作手
段ｎｃi によってチップ１０上の適宜位置（操作手段ｎ
ｃi の位置）の基板電位又はウェル電位が調節される。
ここで、調節方向は、増幅手段Ａi が反転増幅器である
から、検出された基板電位又はウェル電位の変動を抑え
る方向である。また、増幅手段Ａi の増幅ゲインは、マ
イコン・コア１２の内部で最も大きなノイズを発生する
部分（例えばＩＰＬＡ部１１）からＡＤＣ１３の寄生容
量Ｃｓ0 、Ｃｓ 1 までの距離と、その増幅手段Ａi の入
力に繋がる検出手段ｄi から同増幅手段Ａi の出力に繋
がる操作手段ｎｃi までの距離の比に応じた値に設定す
ればよい。
図である。この操作手段ｎｃi は、Ｐ- 基板４０にＰウ
ェル４１を形成し、そのＰウェル４１の界面付近に形成
したｎ+ 層４２に、メタル配線４３を介して増幅手段Ａ
i の出力を与えるように構成している。なお、４４はＰ
ＳＧ、４５はＦｏｘ、４６は空乏層である。このような
構成によれば、検出手段ｄi によってチップ１０上の適
宜位置（検出手段ｄi の位置）の基板電位またはウェル
電位が検出され、その基板電位又はウェル電位が増幅手
段Ａi によって所定ゲインで反転増幅された後、操作手
段ｎｃi によってチップ１０上の適宜位置（操作手段ｎ
ｃi の位置）の基板電位又はウェル電位が調節される。
ここで、調節方向は、増幅手段Ａi が反転増幅器である
から、検出された基板電位又はウェル電位の変動を抑え
る方向である。また、増幅手段Ａi の増幅ゲインは、マ
イコン・コア１２の内部で最も大きなノイズを発生する
部分（例えばＩＰＬＡ部１１）からＡＤＣ１３の寄生容
量Ｃｓ0 、Ｃｓ 1 までの距離と、その増幅手段Ａi の入
力に繋がる検出手段ｄi から同増幅手段Ａi の出力に繋
がる操作手段ｎｃi までの距離の比に応じた値に設定す
ればよい。
【００１５】なお、検出手段ｄi と操作手段ｎｃi の組
み合せは、例えばｄ0 とｎｃ2 のように直近のもの同士
を組み合せてもよいが、ｄ0 とｎｃ4 のように離れたも
の同士を組み合せるのが望ましい。こうすると、操作手
段ｎｃ4 から検出手段ｄ0 までの距離が離れるため、操
作手段ｎｃ4 から検出手段ｄ0 への干渉を軽減できる。
み合せは、例えばｄ0 とｎｃ2 のように直近のもの同士
を組み合せてもよいが、ｄ0 とｎｃ4 のように離れたも
の同士を組み合せるのが望ましい。こうすると、操作手
段ｎｃ4 から検出手段ｄ0 までの距離が離れるため、操
作手段ｎｃ4 から検出手段ｄ0 への干渉を軽減できる。
【００１６】図５は検出手段ｄi 及び増幅手段Ａi の他
の構成例であり、増幅手段Ａi の動作を、ＡＤＣ１３の
サンプリング・クロック（図８のサンプリング・クロッ
ク参照）と同じ周期でオン／オフさせるようにしたもの
である。すなわち、差動増幅段５０と駆動段５１との間
にスイッチ要素５２を設け、このスイッチ要素５２をＡ
ＤＣ１３のサンプリング・クロック（又はそれに同期し
た信号）の周期でオン／オフさせることにより、サンプ
ルド・アナログ回路（ＡＤＣ１３）の動作に同期したク
ロックで基板電位又はウェル電位の変動を標本化でき
る。
の構成例であり、増幅手段Ａi の動作を、ＡＤＣ１３の
サンプリング・クロック（図８のサンプリング・クロッ
ク参照）と同じ周期でオン／オフさせるようにしたもの
である。すなわち、差動増幅段５０と駆動段５１との間
にスイッチ要素５２を設け、このスイッチ要素５２をＡ
ＤＣ１３のサンプリング・クロック（又はそれに同期し
た信号）の周期でオン／オフさせることにより、サンプ
ルド・アナログ回路（ＡＤＣ１３）の動作に同期したク
ロックで基板電位又はウェル電位の変動を標本化でき
る。
【００１７】また、図６は複数の検出手段ｄ0 、ｄ1 、
ｄ3 の出力を演算処理し、その演算結果を各操作手段ｎ
ｃ1 、ｎｃ2 、ｎｃ3 に振り分けるようにした例であ
る。図６において、Ｂ0 、Ｂ1 、Ｂ2 はバッファ、Ｚ00
〜Ｚ0n、Ｚ10〜Ｚ1n、Ｚ20〜Ｚ2nは遅延回路、Ｗ00〜Ｗ
0n、Ｗ10〜Ｗ1n、Ｗ20〜Ｗ2nは重み付け回路、Σは加算
回路、ＭＵＸは振り分け回路である。それぞれの重み付
け回路には、検出手段と操作手段の位置関係から割り出
された適宜の重み値（便宜的にＷ00〜Ｗ0n、Ｗ10〜
Ｗ1n、Ｗ20〜Ｗ2nとする）が与えられており、各重み付
け回路は、遅延回路の各タップから取り出された検出信
号と重み値との乗算値を出力し、加算回路は、全ての乗
算値の加算値を求め、振り分け回路は、その加算値を操
作手段ごとに振り分けて出力する。
ｄ3 の出力を演算処理し、その演算結果を各操作手段ｎ
ｃ1 、ｎｃ2 、ｎｃ3 に振り分けるようにした例であ
る。図６において、Ｂ0 、Ｂ1 、Ｂ2 はバッファ、Ｚ00
〜Ｚ0n、Ｚ10〜Ｚ1n、Ｚ20〜Ｚ2nは遅延回路、Ｗ00〜Ｗ
0n、Ｗ10〜Ｗ1n、Ｗ20〜Ｗ2nは重み付け回路、Σは加算
回路、ＭＵＸは振り分け回路である。それぞれの重み付
け回路には、検出手段と操作手段の位置関係から割り出
された適宜の重み値（便宜的にＷ00〜Ｗ0n、Ｗ10〜
Ｗ1n、Ｗ20〜Ｗ2nとする）が与えられており、各重み付
け回路は、遅延回路の各タップから取り出された検出信
号と重み値との乗算値を出力し、加算回路は、全ての乗
算値の加算値を求め、振り分け回路は、その加算値を操
作手段ごとに振り分けて出力する。
【００１８】なお、かかる構成では重み付け回路の数が
遅延回路のタップ数×検出信号の数だけ必要になり、回
路規模が増大するので好ましくない。そこで、重み付け
回路を時分割で使用するようにしてもよい。例えば、重
み付け回路を１個とした場合には、その重み付け回路
に、ｄ0 、ｄ1 、ｄ2 からの検出信号と各重み値（Ｗ00
〜Ｗ0n、Ｗ10〜Ｗ1n、Ｗ20〜Ｗ2n）とを順次に与え、以
下のステップを繰り返して行えばよい。
遅延回路のタップ数×検出信号の数だけ必要になり、回
路規模が増大するので好ましくない。そこで、重み付け
回路を時分割で使用するようにしてもよい。例えば、重
み付け回路を１個とした場合には、その重み付け回路
に、ｄ0 、ｄ1 、ｄ2 からの検出信号と各重み値（Ｗ00
〜Ｗ0n、Ｗ10〜Ｗ1n、Ｗ20〜Ｗ2n）とを順次に与え、以
下のステップを繰り返して行えばよい。
【００１９】ステップ１ （ｄ0 からの検出信号）−（ｄ1 からの干渉分）−（ｄ
2 からの干渉分） ステップ２ （ｄ1 からの検出信号）−（ｄ0 からの干渉分）−（ｄ
2 からの干渉分） ステップ３ （ｄ2 からの検出信号）−（ｄ0 からの干渉分）−（ｄ
1 からの干渉分） ３つのステップを１順するごとに干渉を排除した真の検
出信号が得られる。
2 からの干渉分） ステップ２ （ｄ1 からの検出信号）−（ｄ0 からの干渉分）−（ｄ
2 からの干渉分） ステップ３ （ｄ2 からの検出信号）−（ｄ0 からの干渉分）−（ｄ
1 からの干渉分） ３つのステップを１順するごとに干渉を排除した真の検
出信号が得られる。
【００２０】また、図６の例では、加算回路Σの出力
を、各操作手段ｎｃ1 、ｎｃ2 、ｎｃ 3 に振り分けてい
るが、これに限るものではなく、例えば、加算回路Σの
出力でＡＤＣのディジタル出力を補正してもよく、ある
いは、加算回路Σの出力を全ての操作手段に同時に与え
てもよい。
を、各操作手段ｎｃ1 、ｎｃ2 、ｎｃ 3 に振り分けてい
るが、これに限るものではなく、例えば、加算回路Σの
出力でＡＤＣのディジタル出力を補正してもよく、ある
いは、加算回路Σの出力を全ての操作手段に同時に与え
てもよい。
【００２１】
【発明の効果】本発明によれば、以上のように構成した
ので、ディジタル回路部とアナログ回路部とを混載する
半導体集積回路の特にアナログ回路部の動作を安定化さ
せることができる。
ので、ディジタル回路部とアナログ回路部とを混載する
半導体集積回路の特にアナログ回路部の動作を安定化さ
せることができる。
【図１】一実施例のチップレイアウト及び検出手段と操
作手段の一例配置図である。
作手段の一例配置図である。
【図２】一実施例の検出手段及び増幅手段の構成図であ
る。
る。
【図３】一実施例の操作手段の構成図である。
【図４】一実施例の操作手段の他の構成図である。
【図５】一実施例の検出手段及び増幅手段の他の構成図
である。
である。
【図６】一実施例の複数の検出手段の出力を演算処理す
る処理構成図である。
る処理構成図である。
【図７】従来例のチップレイアウトである。
【図８】図７のマイコン・コアの等価回路及びＡＤＣの
概略構成図である。
概略構成図である。
ｄi ：検出手段 Ａi ：増幅手段 ｎｃi ：操作手段
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】基板電位又はウェル電位を検出する検出手
段と、 該検出手段により検出された電位と基準電位の間の電位
差を反転増幅する増幅手段と、 該増幅手段の出力を基板又はウェルに供給することによ
り、前記基板電位又はウェル電位を操作する操作手段と
を備え、 共通基板上にディジタル回路部とサンプルド・アナログ
回路部とを形成する半導体集積回路であって、 前記検出手段は、主としてディジタル回路部の動作に起
因して発生する基板電位又はウェル電位の変動を検出す
るものであり、かつ、その検出動作がサンプルド・アナ
ログ回路部のサンプリング・クロックに同期して行われ
るものである ことを特徴とする半導体集積回路。 - 【請求項２】共通基板上の異なる位置の基板電位又はウ
ェル電位を検出すべく配置された複数の検出手段と、 該複数の検出手段の出力が入力され、各検出手段の出力
を所定の重み付けをして加算する演算処理を行う演算手
段と、 該演算手段の出力を基板又はウェルに供給することによ
り、前記基板電位又はウェル電位を操作する操作手段と
を備え、 共通基板上にディジタル回路部とサンプルド・アナログ
回路部とを形成する半導体集積回路であって、 前記検出手段は、主としてディジタル回路部の動作に起
因して発生する基板電位又はウェル電位の変動を検出す
るものであり、かつ、その検出動作がサンプルド・アナ
ログ回路部のサンプリング・クロックに同期して行われ
るものである ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25123592A JP3197956B2 (ja) | 1992-09-21 | 1992-09-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25123592A JP3197956B2 (ja) | 1992-09-21 | 1992-09-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104383A JPH06104383A (ja) | 1994-04-15 |
| JP3197956B2 true JP3197956B2 (ja) | 2001-08-13 |
Family
ID=17219731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25123592A Expired - Fee Related JP3197956B2 (ja) | 1992-09-21 | 1992-09-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197956B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102040508B1 (ko) * | 2017-12-13 | 2019-11-05 | 박미경 | 이중구조 뚜껑 용기 |
| KR102473849B1 (ko) * | 2020-12-02 | 2022-12-02 | 송우신 | 일체형 성찬식 컵 |
| KR102607335B1 (ko) * | 2021-04-14 | 2023-11-29 | 송우신 | 일체형 원터치 성찬식 컵 |
Families Citing this family (1)
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|---|---|---|---|---|
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-
1992
- 1992-09-21 JP JP25123592A patent/JP3197956B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR102040508B1 (ko) * | 2017-12-13 | 2019-11-05 | 박미경 | 이중구조 뚜껑 용기 |
| KR102473849B1 (ko) * | 2020-12-02 | 2022-12-02 | 송우신 | 일체형 성찬식 컵 |
| KR102607335B1 (ko) * | 2021-04-14 | 2023-11-29 | 송우신 | 일체형 원터치 성찬식 컵 |
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| Publication number | Publication date |
|---|---|
| JPH06104383A (ja) | 1994-04-15 |
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