JP2008141452A - ミキサ回路 - Google Patents

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Abstract

【課題】動作電源電圧を低減でき、かつ、トランス等を用いることなく差動入力にも単一入力にも対応できるようにする。
【解決手段】差動増幅器を構成する差動対トランジスタN1,N2の各ソース側に定電流源用トランジスタN3,N4をそれぞれカスコード接続するとともに、差動対トランジスタN1,N2および定電流源用トランジスタN3,N4に対して同電位のバイアス電圧Vgsを与えるようにバイアス回路10を構成することにより、無信号時における差動対トランジスタN1,N2に対するバイアス電圧が定電流源用トランジスタN3,N4に対するバイアス電圧と同じVgsであっても、各トランジスタN1〜N4に流れるドレイン電流がバイアス回路10を流れる基準電流Irと等価な電流となるようにして、差動増幅器を正常に動作させることができるようにする。
【選択図】 図1

Description

本発明はミキサ回路(周波数変換回路)に関し、例えば、ダブルバランス型のミキサ回路に用いて好適なものである。
図4は、従来のダブルバランス型ミキサ回路の構成例を示す図である。図4に示すように、ダブルバランス型ミキサ回路は、一対の入力信号VIN1,VIN2の入力端子対の間に、1組の差動対トランジスタ(N1,N2)から成る差動増幅器51を備えている。この差動増幅器51は、差動対トランジスタ(N1,N2)の各ソースが共通に接続されたコモンソースの構成となっており、そのコモンソース点には定電流源としてのトランジスタN3が接続されている。
また、一対のローカル信号V,Vの入力端子対の間に、2組の差動対トランジスタ{(N5,N6),(N7,N8)}から成るダブルバランス回路52が配置されている。ダブルバランス回路52は、具体的には以下のように構成されている。
すなわち、一方の差動対トランジスタ(N5,N6)のドレイン同士および他方の差動対トランジスタ(N7,N8)のドレイン同士がそれぞれ共通接続されている。また、トランジスタN5のゲートとトランジスタN8のゲートとが共通に接続され、この共通ゲートに一方のローカル信号Vが入力されるようになっている。また、トランジスタN6のゲートとトランジスタN7のゲートとが共通に接続され、この共通ゲートに他方のローカル信号Vが入力されるようになっている。
また、トランジスタN5のソースとトランジスタN7のソースとが共通に接続され、この共通ソースに一方の出力端子OUTが接続されている。また、トランジスタN6のソースとトランジスタN8のソースとが共通に接続され、この共通ソースに他方の出力端子OUTが接続されている。また、各トランジスタN5〜N8のドレインは抵抗を介して電源VDDに接続されている。
さらに、上述の差動増幅器51は、具体的には以下のように構成されている。すなわち、一方のトランジスタN1は、そのドレインが一方の差動対トランジスタ(N5,N6)の共通ソースに接続され、ソースがトランジスタN3に接続されている。ゲートには一方の入力信号VIN1が入力されるようになっている。また、他方のトランジスタN2は、そのドレインが他方の差動対トランジスタ(N7,N8)の共通ソースに接続され、ソースがトランジスタN3に接続されている。ゲートには他方の入力信号VIN2が入力されるようになっている。
差動増幅器51のバイアスは、バイアス回路53から供給される。このバイアス回路53において、一方の定電流源Ir1にトランジスタN21が接続されている。また、他方の定電流源Ir2には、縦続接続されたトランジスタN22,N23が接続され、それぞれのトランジスタN22,N23は自身のゲートとドレインとがダイオード接続されている。
そして、差動対トランジスタN1,N2のゲートに対するバイアス電圧が、縦続接続されたトランジスタN22,N23によって供給される。また、定電流源用のトランジスタN3のゲートに対するバイアス電圧が、トランジスタN21によって供給されるようになっている。
しかしながら、このような構成では、1つのトランジスタのゲート−ソース間電圧をVgsとすると、差動増幅器51(トランジスタN1,N2)のバイアス電圧として2Vgsが必要となる。これは以下の理由による。
すなわち、トランジスタN1,N2のバイアス電圧をVgsにすると、トランジスタN3のドレイン−ソース間電圧が0[V]になり、トランジスタN3は正常な動作領域(飽和領域)から外れてしまう。このため、トランジスタN3に流れるドレイン電流が、トランジスタN21に流れる基準電流とは相関のないものになってしまう。よって、トランジスタN3とトランジスタN21とがカレントミラー回路として正常に動作するためには、トランジスタN1,N2のバイアス電圧として2Vgsが必要となるのである。
この場合、差動増幅器51のコモンソースの電位はVgsとなり、差動増幅器51が正常に動作するドレイン電圧は約2Vgs以上必要となる。したがって、差動増幅器51を構成するトランジスタN1,N2のドレインに接続されたダブルバランス回路52を構成する差動対トランジスタN5〜N8のゲートに入力されるローカル信号V,Vの平均直流電圧は、約3Vgs以上必要となる。
ここで、ローカル信号V,Vは、図示しない局部発振回路から出力される矩形波の信号である。例えば、Vgs=0.7[V]と仮定すると、ローカル信号V,Vの矩形波の上側電位としては少なくとも、3Vgs+0.2=2.3[V]が必要となる。また、プロセスのバラつきによりVgsはバラつくため、ある程度のマージンをとる必要がある。その結果、最小動作電源電圧として2.4[V]程度は必要となり、例えば1.8[V]のような低電圧動作を実現することは困難となる。そこで本発明は、ダブルバランス型ミキサ回路の動作電源電圧を低減できるようにすることを目的とする。
なお、低電圧電源の使用を可能にするために、差動対のそれぞれのバイアス電流を最小バイアス電位で供給する技術が存在する(例えば、特許文献1参照)。この特許文献1の図5に示す例では、基準電流源とバッファ回路とを用いて最小電圧で差動対のバイアス電流を生成している。
特表平11−513235号公報
しかしながら、上記特許文献1に記載された従来のミキサ回路は、バイポーラトランジスタにより構成されており、差動増幅器(差動対トランジスタ)のエミッタは抵抗を介してグランドに接続されている。このため、差動増幅器への入力信号は差動入力でなければ動作できず、単一入力の信号は扱えないという問題があった。また、差動入力に対応するために、入力段にトランス等が必要になるという問題もあった。
そこで本発明は、単に動作電源電圧を低減できるようにするだけでなく、トランス等を用いることもなく、差動入力にも単一入力にも対応できるようにすることを目的とする。
上記した課題を解決するために、本発明では、差動増幅器を構成する1組の差動対トランジスタの各ソース側に定電流源用トランジスタをそれぞれ接続する。そして、差動対トランジスタおよび定電流源用トランジスタに対して同電位のバイアス電圧を与えるようにしている。ここで用いる各トランジスタは、MOSトランジスタである。
上記のように構成した本発明によれば、差動増幅器を構成する1組の差動対トランジスタの各ソース側にそれぞれカスコード接続された定電流源用トランジスタに対してそれぞれバイアス回路からカレントミラーの関係でバイアス電圧が供給される形態なので、無信号時における差動増幅器に対するバイアス電圧が定電流源用トランジスタに対するバイアス電圧と同じ大きさであっても(従来のように2倍の大きさを要することなく)、1組の差動対トランジスタおよびこれにカスコード接続された複数の定電流源用トランジスタに流れるドレイン電流が、バイアス回路を流れる基準電流と等価な電流となるようにすることができる。
このため、無信号時における差動増幅器に対するバイアス電圧を定電流源用トランジスタに対するバイアス電圧と同じ大きさに落としても、差動増幅器を正常に動作させることができる。これにより、差動増幅器のバイアス電圧を低くできる分だけ、ミキサ回路全体で必要な動作電源電圧の大きさも下げることができる。また、本発明のミキサ回路はMOSトランジスタにより構成されており、差動増幅器のソース点はグランドではなく定電流源に接続されているので、トランス等を用いることなく差動入力にも単一入力にも対応可能となる。
(第1の実施形態)
以下、本発明の一実施形態を図面に基づいて説明する。図1は、第1の実施形態によるミキサ回路の構成例を示す図である。図1において、図4に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。なお、図1に示す本実施形態のミキサ回路は、例えばCMOS(Complementary Metal Oxide Semiconductor)プロセスまたはBi−CMOS(Bipolar-CMOS)プロセスにより1つのICチップに集積化されている。
図1において、N1,N2はミキサ回路の入力差動増幅器を構成する1組の差動対トランジスタであり、N3,N4は定電流源を構成する複数の定電流源用トランジスタである。定電流源用トランジスタN3,N4は、1組の差動対トランジスタN1,N2のそれぞれのソース側にカスコード接続されている。このように、本実施形態では、トランジスタN1,N3をカスコード接続するとともに、トランジスタN2,N4をカスコード接続し、差動対トランジスタN1,N2をコモンソース接続している点で、図4に示す従来例と異なっている。
入力差動増幅器を構成する差動対トランジスタN1,N2およびこれにカスコード接続された定電流源用トランジスタN3,N4のバイアスは、バイアス回路10から供給される。本実施形態のバイアス回路10は、差動対トランジスタN1,N2および定電流源用トランジスタN3,N4に対して同電位のバイアス電圧を与えるものである。与えるバイアス電圧の大きさはVgsである。
バイアス回路10の内部において、4つのトランジスタN11〜N14は低電圧カスコードカレントミラー回路を構成している。このうち2つのトランジスタN13,N14は、入力した基準電流Irが流れる入力回路を構成する。残り2つのトランジスタN11,N12は、基準電流Irと同じ向きの電流が出力される出力回路を構成する。
上述の入力回路は、2つのトランジスタN13,N14がカスコード接続されており、各トランジスタN13,N14のゲートが、カスコード接続の上側に位置するトランジスタN13のドレインにダイオード接続され、そのドレインが出力回路のトランジスタN11のゲートにカレントミラー接続されている。
また、出力回路は、2つのトランジスタN11,N12がカスコード接続されており、カスコード接続の下側(グランド側)に位置するトランジスタN12のゲートが、上側に位置するトランジスタN11のドレインにダイオード接続されている。そして、このドレイン(出力回路の出力点)が定電流源用トランジスタN3,N4のゲートにそれぞれ接続されている。
バイアス回路10を構成する残り2つのトランジスタN15,N16は、低電圧カスコードカレントミラー回路の入力回路と同一の回路構成を持つ擬似入力回路である。本実施形態では、上述した差動対トランジスタN1,N2のバイアス点Vaを擬似入力回路の入力点(トランジスタN15のドレイン)に接続し、定電流源用トランジスタN3,N4のバイアス点Vbを出力回路の出力点(トランジスタN11のドレイン)に接続している。
ここで、カレントミラーの入力回路と出力回路とを構成する各トランジスタN11〜N14が全て飽和領域で正常に動作するためには、トランジスタN11,N13のオーバードライブ電圧がしきい値電圧1個分よりも小さくなるようにトランジスタN12,N14のサイズを選ぶ必要がある。すなわち、各トランジスタN11〜N14の全てが飽和状態にあり、Va=Vb=Vgsとなるように、各トランジスタN11〜N14のサイズを適切に選ぶ。また、擬似入力回路を構成するトランジスタN15,N16のサイズは、入力回路を構成するトランジスタN13,N14のサイズと同じにする。
例えば、出力回路を構成するトランジスタN11,N12のトランジスタサイズと、入力回路および擬似入力回路を構成するトランジスタN13〜N16のトランジスタサイズとの比率は、前者を(L=0.5,W=10)、後者を(L=1,W=10)としてある。Lはチャネル長、Wはチャネル幅である。なお、ここに示したトランジスタサイズ比は単なる一例であって、このサイズ比に限定されるものではない。
トランジスタN11〜N14はカレントミラー回路を構成するので、入力回路のトランジスタN13,N14を流れる基準電流Irと同じ電流が出力回路のトランジスタN11,N12にも流れる。また、擬似入力回路は入力回路と同一の回路構成を持つので、擬似入力回路のトランジスタN15,N16にも同じ電流Irが流れる。すなわち、バイアス回路10の各トランジスタN11〜N16には同一電流Irが供給される。
バイアス回路10のトランジスタN11〜N14を図1のように構成し、それぞれのトランジスタサイズを上述のように設定することにより、バイアス回路10のトランジスタN11〜N14と、ミキサ回路のトランジスタN1〜N4とをカレントミラーの関係にすることができる。この場合、各トランジスタN1〜N4のドレイン−ソース間電圧VonはVgs−Vt(Vtはしきい値電圧)で、0[V]にはならない。よって、各トランジスタN1〜N4は全て飽和領域で正常に動作する。
以上のようにミキサ回路を構成した場合、定電流源用トランジスタN3,N4のバイアス電圧は約Vgs、入力差動増幅器を構成する差動対トランジスタN1,N2のバイアス電位も約Vgs、ドレイン電圧はVgsとなる。このため、ダブルバランス回路を構成する差動対トランジスタN5〜N8のゲートに入力されるローカル信号V,Vの平均直流電圧は、約2Vgsとなる。
ここで、ローカル信号V,Vは、図示しない局部発振回路から出力される矩形波の信号である。例えば、Vgs=0.7[V]と仮定すると、ローカル信号V,Vの矩形波の上側電位としては少なくとも、2Vgs+0.2=1.6[V]が必要となる。そのため、プロセスのバラつきを考慮してもミキサ回路の最小動作電源電圧は1.7[V]程度で済む。したがって、従来例よりも0.7[V]低い電源電圧まで動作するダブルバランス型ミキサ回路を提供できる。
本実施形態のミキサ回路は、差動対トランジスタN1,N2の各ソース側にそれぞれ定電流源用トランジスタN3,N4をカスコード接続し、2つの定電流源用トランジスタN3,N4に対してそれぞれバイアス回路10からカレントミラーの関係でバイアス電圧Vgsが印加される形態なので、差動増幅器に入力される信号が無いときに、差動対トランジスタN1,N2に対するバイアス電圧が定電流源用トランジスタN3,N4に対するバイアス電圧と同じVgsであっても、カスコード接続されたトランジスタN1,N3またはN2,N4に流れるドレイン電流が、バイアス回路10を流れる基準電流Irと等価な電流となるようにすることができる。
このため、無信号時における差動対トランジスタN1,N2に対するバイアス電圧をVgsに落としても、差動増幅器を正常に動作させることができる。また、本実施形態のミキサ回路はMOSトランジスタにより構成されており、差動増幅器のソース点はグランドではなく定電流源用トランジスタN3,N4に接続されているので、トランス等を用いることなく差動入力にも単一入力にも対応することが可能となる。
(第2の実施形態)
次に、本発明の第2の実施形態を図面に基づいて説明する。図2は、第2の実施形態によるミキサ回路の構成例を示す図である。図2に示すミキサ回路も、例えばCMOSプロセスまたはBi−CMOSプロセスにより1つのICチップに集積化されている。図1に示した第1の実施形態との相違点は、バイアス回路20の構成および入力差動増幅器を構成する差動対トランジスタN1,N2のバイアス点Vaのとり方である。
第2の実施形態では、図1に示した擬似入力回路のトランジスタN15,N16を備えていない。すなわち、第2の実施形態のバイアス回路20は、入力した基準電流Irが流れる入力回路と、基準電流Irと同じ向きの電流が出力される出力回路とから成る低電圧カスコードカレントミラー回路を備えて構成されている。差動対トランジスタN1,N2のバイアス点Vaは、入力回路の入力点(トランジスタN13のドレイン)に接続している。
ここで、差動対トランジスタN1,N2のバイアス電圧を与える入力回路の入力点は、出力回路のトランジスタN11のゲートに接続されている。出力回路では定電流源用トランジスタN3,N4のバイアス電圧を発生しているため、入力回路の入力点を交流的に低インピーダンスにしておかないと、定電流源用トランジスタN3,N4のバイアス点Vbに入力信号が重畳されてしまうことがある。そのため、入力回路の入力点とグランドとの間にバイパスコンデンサCを接続するのが好ましい。
以上、第1の実施形態および第2の実施形態について説明したが、ここに示したバイアス回路10,20の構成は例示であって、これに限定されるものではない。図3は、例えば図2に示したバイアス回路20の代わりに適用することが可能な回路の構成例を示す図である。なお、この図3において、図2に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。
図3(a)の例は、カレントミラー回路の入力回路を1つのトランジスタN13だけで構成したものである。この図3(a)の例においても図2の例と同様に、差動対トランジスタN1,N2のバイアス点Vaを入力回路の入力点に接続し、定電流源用トランジスタN3,N4のバイアス点Vbを出力回路の出力点に接続する。
図3(b)の例は、カレントミラー回路の構成はとらず、カスコード接続された2つのトランジスタN11,N12によってバイアス回路を構成したものである。この図3(b)の例では、差動対トランジスタN1,N2のバイアス点Vaを上側のトランジスタN11のゲートに接続し、定電流源用トランジスタN3,N4のバイアス点Vbを下側のトランジスタN12のゲートに接続する。また、両バイアス点Va,Vbの間は抵抗Rで接続する。
図3(c)の例は、カスコード接続の構成はとらず、差動対トランジスタN1,N2にカレントミラー接続されたトランジスタN13と、定電流源用トランジスタN3,N4にカレントミラー接続されたトランジスタN11とによってバイアス回路を構成したものである。この図3(c)の例では、差動対トランジスタN1,N2のバイアス点VaをトランジスタN13のドレインに接続し、定電流源用トランジスタN3,N4のバイアス点VbをトランジスタN11のドレインに接続する。
なお、図3に示す構成のバイアス回路(ただし、バイパスコンデンサCを除く部分)は、図1に示した第1の実施形態のバイアス回路10にも適用することが可能である。図1のバイアス回路10に適用する場合、図3(a)の場合は入力回路のトランジスタN13、図3(b)の場合はカスコード接続されたトランジスタN11,N12、図3(c)の場合はトランジスタN13と同一構成の擬似入力回路を設け、当該擬似入力回路の入力点に差動対トランジスタN1,N2のバイアス点Vaを接続する。
また、上記実施形態ではダブルバランス型のミキサ回路を例に挙げたが、これに限定されない。
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明は、中間周波数に周波数変換を行うミキサ回路に有用である。
第1の実施形態によるミキサ回路の構成例を示す図である。 第2の実施形態によるミキサ回路の構成例を示す図である。 図2に示したバイアス回路の代わりに適用することが可能な回路の構成例を示す図である。 従来のミキサ回路の構成例を示す図である。
符号の説明
10,20 バイアス回路
N1,N2 差動対トランジスタ(差動増幅器)
N3,N4 定電流源用トランジスタ
N5〜N8 ダブルバランス回路
N11,N12 カスコードカレントミラー回路の出力回路
N13,N14 カスコードカレントミラー回路の入力回路
N15,N16 入力回路と同一の構成を持つ擬似入力回路
C バイパスコンデンサ

Claims (5)

  1. 1組の差動対トランジスタから成る差動増幅器と、
    上記1組の差動対トランジスタのそれぞれのソース側にカスコード接続された複数の定電流源用トランジスタと、
    上記1組の差動対トランジスタおよび上記定電流源用トランジスタに対して同電位のバイアス電圧を与えるバイアス回路とを備えたことを特徴とするミキサ回路。
  2. 上記バイアス回路は、入力した基準電流が流れる入力回路および上記基準電流と同じ向きの電流が出力される出力回路から成るカレントミラー回路と、上記カレントミラー回路の入力回路と同一に構成された擬似入力回路とを備えて構成されており、
    上記1組の差動対トランジスタのバイアス点を上記擬似入力回路の入力点に接続し、上記定電流源用トランジスタのバイアス点を上記出力回路の出力点に接続したことを特徴とする請求項1に記載のミキサ回路。
  3. 上記バイアス回路は、入力した基準電流が流れる入力回路および上記基準電流と同じ向きの電流が出力される出力回路から成るカレントミラー回路を備えて構成されており、
    上記1組の差動対トランジスタのバイアス点を上記入力回路の入力点に接続し、上記定電流源用トランジスタのバイアス点を上記出力回路の出力点に接続したことを特徴とするミキサ回路。
  4. 上記入力回路の入力点にバイパスコンデンサを接続したことを特徴とする請求項3に記載のミキサ回路。
  5. 上記バイアス回路は、カスコード接続された2つのトランジスタを備え、一方のトランジスタのゲートが他方のトランジスタのドレインにダイオード接続されており、
    上記1組の差動対トランジスタのバイアス点を上記カスコード接続の入力点に接続し、上記定電流源用トランジスタのバイアス点を上記カスコード接続の出力点に接続したことを特徴とするミキサ回路。
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