JP4527266B2

JP4527266B2 - 可変利得増幅器

Info

Publication number: JP4527266B2
Application number: JP2000344626A
Authority: JP
Inventors: 清宮下; 義郎山羽
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2000-11-13
Filing date: 2000-11-13
Publication date: 2010-08-18
Anticipated expiration: 2020-11-13
Also published as: JP2002151984A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば移動体通信などの自動利得制御（ＡＧＣ）などに適用され、外部からの制御により増幅器の利得が可変自在な可変利得増幅器に関し、特にダイナミックレンジと線形性を最適化した可変利得増幅器に関する。
【０００２】
【従来の技術】
従来、この種の可変利得増幅器としては、「ＩＥＥＥＪＳＣＣ，Ｖｏｌ３３，Ｎｏ１１，Ｎｏｖ，１９９８，ｐｐ１８５１〜１８５７．“ＡｎＥＰＲ４Ｒｅａｄ／ＷｒｉｔｅＣｈａｎｎｅｌｗｉｔｈＤｉｇｉｔａｌ”」中に記載されている図３に示すものが知られている。
【０００３】
この可変利得増幅器は、図３に示すように、入力段回路１と出力段回路２とを備え、利得制御回路１１により入力段回路１の電流源Ｉ１、１２と出力段回路２の電流源Ｉ３、Ｉ４の電流を制御し、これにより全体の利得を制御できるようになっている。
入力段回路１は、差動電圧信号を入力処理する一対のＮ型のＭＯＳトランジスタＱ１、Ｑ２を備え、この各ゲートが入力端子３、４に接続されている。ＭＯＳトランジスタＱ１のソースはＮ型のＭＯＳトランジスタＱ３のドレインに接続され、ＭＯＳトランジスタＱ２のソースはＮ型のＭＯＳトランジスタＱ４のドレインに接続され、かつ、ＭＯＳトランジスタＱ３、Ｑ４の各ソースは基準電圧（接地電圧）ＶＳＳに接続されるようになっている。
【０００４】
ＭＯＳトランジスタＱ１のソースとＭＯＳトランジスタＱ２のソースとの間には、抵抗Ｒ１が接続されている。ＭＯＳトランジスタＱ１、Ｑ２の各ドレインは、ＭＯＳトランジスタＱ１、Ｑ２のバイアス点を決める定電流源Ｉ１、Ｉ２の一端が接続され、その他端には電源電圧ＶＤＤが供給されるようになっている。定電流源Ｉ１、Ｉ２は、利得制御回路１１によりその電流値が可変できるようになっている。ＭＯＳトランジスタＱ１、Ｑ２の各ドレインは、出力端子５、６に接続されている。
【０００５】
ＭＯＳトランジスタＱ３のゲートは、レベルシフト用のＮ型のＭＯＳトランジスタＱ５を介してＭＯＳトランジスタＱ１のドレインに接続されている。また、ＭＯＳトランジスタＱ４のゲートは、レベルシフト用のＮ型のＭＯＳトランジスタＱ６を介してＭＯＳトランジスタＱ２のドレインに接続されている。
すなわち、ＭＯＳトランジスタＱ５は、そのドレインに電源電圧ＶＤＤが供給されるようになっており、そのゲートがＭＯＳトランジスタＱ１のドレインに接続され、そのソースがＭＯＳトランジスタＱ３のゲートおよびＮ型のＭＯＳトランジスタＱ８のドレインに接続されている。
【０００６】
また、ＭＯＳトランジスタＱ６は、そのドレインに電源電圧ＶＤＤが供給されるようになっており、そのゲートがＭＯＳトランジスタＱ２のドレインに接続され、そのソースがＭＯＳトランジスタＱ４のゲートおよびＮ型のＭＯＳトランジスタＱ９のドレインに接続されている。
定電流源Ｉ０、およびＮ型のＭＯＳトランジスタＱ７〜Ｑ１０によりバイアス回路を形成している。また、ＭＯＳトランジスタＱ７〜Ｑ１０はカレントミラー回路を形成し、ＭＯＳトランジスタＱ７に流れる電流がカレントミラーされてＭＯＳトランジスタＱ８、Ｑ９、Ｑ１０に同一の電流が流れ、これによりＭＯＳトランジスタＱ５、Ｑ６、Ｑ１５がバイアスされるようになっている。従って、ＭＯＳトランジスタＱ８、Ｑ９、Ｑ１０は、定電流源を構成する。
【０００７】
次に、出力段回路２について、図３を参照して詳細に説明する。
出力段回路２は、入力段回路１の出力端子５、６からの差動信号を入力処理する一対のＮ型のＭＯＳトランジスタＱ１１、Ｑ１２を備え、この各ゲートが入力端子７、８に接続されている。ＭＯＳトランジスタＱ１１、Ｑ１２は、その各ソースが互いに接続されて、コモンソース回路を構成している。
【０００８】
ＭＯＳトランジスタＱ１１のソースはＮ型のＭＯＳトランジスタＱ１３のドレインに接続され、ＭＯＳトランジスタＱ１２のソースはＮ型のＭＯＳトランジスタＱ１４のドレインに接続され、かつ、ＭＯＳトランジスタＱ１３、Ｑ１４の各ソースは基準電圧（接地電圧）ＶＳＳに接続されるようになっている。
ＭＯＳトランジスタＱ１１、Ｑ１２の各ドレインは、ＭＯＳトランジスタＱ１１、Ｑ１２のバイアス点を決める定電流源Ｉ３、Ｉ４の一端が接続され、その他端には電源電圧ＶＤＤが供給されるようになっている。定電流源Ｉ３、Ｉ４は、利得制御回路１１によりその電流値が可変できるようになっている。ＭＯＳトランジスタＱ１１、Ｑ１２の各ドレインは出力端子９、１０に接続されるとともに、その両ドレイン間に抵抗Ｒ２が接続されている。
【０００９】
ＭＯＳトランジスタＱ１３、Ｑ１４の各ゲートは、レベルシフト用のＮ型のＭＯＳトランジスタＱ１５を介して抵抗Ｒ２の中点に接続されている。すなわち、ＭＯＳトランジスタＱ１５は、そのドレインに電源電圧ＶＤＤが供給されるようになっており、そのゲートが抵抗Ｒ２の中点に接続され、そのソースがＭＯＳトランジスタＱ１３、Ｑ１４のゲートおよびＮ型のＭＯＳトランジスタＱ１０のドレインに接続されている。
【００１０】
次に、このような構成からなる従来の可変利得増幅器の動作の概要について、図３を参照して説明する。
いま、ＭＯＳトランジスタＱ１、Ｑ２のゲートに差動入力電圧が印加されていない場合には、ＭＯＳトランジスタＱ１、Ｑ３を流れる電流は等しくＩ１となり、ＭＯＳトランジスタＱ２、Ｑ４を流れる電流は等しくＩ２となり、さらにＩ１＝Ｉ２となる。
【００１１】
他方、ＭＯＳトランジスタＱ１、Ｑ２のゲートに差動入力電圧が印加された場合において、ＭＯＳトランジスタＱ１のゲートの電位が上がり、ＭＯＳトランジスタＱ２のゲートがそれと同じ量の電位の降下があったものとする。
この場合には、それに応じてＭＯＳトランジスタＱ１のソース電位は上昇し、ＭＯＳトランジスタＱ７のソース電位はその上昇分だけ低下する。この結果、抵抗Ｒ１の両端の電圧は、上記の差動入力電圧がそのまま印加されたこととなる。そのため、抵抗Ｒ１に電流が流れるので、ＭＯＳトランジスタＱ３のドレイン電流は減少し、ＭＯＳトランジスタＱ４のドレイン電流は増加する。
【００１２】
このドレイン電流の変化は、ＭＯＳトランジスタＱ３、Ｑ４の相互コンダクタンスにより、そのゲート電圧に変換され、さらにＭＯＳトランジスタＱ５、Ｑ６のゲート電位の変動に変換される。
上記のように、ＭＯＳトランジスタＱ１のゲートの電位が上がり、ＭＯＳトランジスタＱ２のゲートがそれと同じ量の電位の降下があると、ＭＯＳトランジスタＱ１２のゲート電位が上昇し、ＭＯＳトランジスタＱ１１のゲート電位はその上昇分だけ低下する。
【００１３】
このとき、電流源Ｉ３、Ｉ４の供給する電流は変化しないので、Ｑ１２のドレイン電流の増加分は抵抗Ｒ２を通じて電流源Ｉ３から供給され、その増加分だけＭＯＳトランジスタＱ１１のドレイン電流が減少する。このようにして抵抗Ｒ２に電流が流れるので、出力端子９、１０間に差動出力電圧が出力される。
ところで、このように動作する従来の可変利得増幅器では、その利得Ａｖが次の（１）式で表されることが知られている。
【００１４】
Ａｖ＝（Ｒ２／Ｒ１）×（ｇｍ２／ｇｍ１） …（１）
ここで、（１）式において、ｇｍ１はＭＯＳトランジスタＱ３およびＱ４の相互コンダクタンス値であり、ｇｍ２はＭＯＳトランジスタＱ１１およびＱ１２の相互コンダクタンス値である。
（１）式において、相互コンダクタンスｇｍ１、ｇｍ２は、電流源Ｉ２、Ｉ４の電流値Ｉ２、Ｉ４で置き換えることができ、これにより次の（２）式が得られる。
【００１５】
Ａｖ＝（Ｒ２／Ｒ１）×Ｓｑｒｔ（Ｉ４／Ｉ２） …（２）
ここで、Ｓｑｒｔ（Ｉ４／Ｉ２）は、（Ｉ４／Ｉ２）の平方根を意味する。
そこで、従来の可変利得増幅器では、利得制御回路１１が電流源Ｉ１〜Ｉ４の電流値を、以下の（３）（４）式のように制御することにより可変利得増幅器の利得Ａｖを制御している。
【００１６】
Ｉｄｃ−Ｉｃｏｎ＝Ｉ１＝Ｉ２ …（３）
Ｉｄｃ＋Ｉｃｏｎ＝Ｉ３＝Ｉ４ …（４）
ここで、Ｉｃｏｎは、可変利得増幅器の利得Ａｖを変えるための可変電流であり、Ｉｄｃは、Ｉｃｏｎ＝０のときの電流値、すなわちＭＯＳトランジスタのドレイン電流の下限値（一定値）である。
【００１７】
従って、利得制御回路１１により、電流源Ｉ１〜Ｉ４の可変電流Ｉｃｏｎを大きくすれば利得Ａｖを大きくすることができ、逆に、その可変電流Ｉｃｏｎを小さくすれば利得Ａｖを小さくできる。
【００１８】
【発明が解決しようとする課題】
ところで、従来の可変利得増幅器では、利得Ａｖが大きくなると、入力段回路１のＭＯＳトランジスタＱ１、Ｑ２に流れる電流が少なくなってしまい、直流バイアスが小さな状態で動作するので、飽和領域で動作しなくなり、出力信号の歪みが増加して線形性が損なわれる。
【００１９】
つまり、従来の可変利得増幅器で高線形化を図ると、利得の可変範囲が狭くなるという弊害が生じる。これは、利得Ａｖの相互コンダクタンスｇｍ１またはｇｍ２の線形性は、ＭＯＳトランジスタに流れるドレイン電流が多くなるほど高くなるということに起因する。
そこで、本発明の目的は、上記の点に鑑み、高い線形化を確保しつつ、広い可変利得範囲が確保でき、かつ低消費電流化を実現できるようにした可変利得増幅器を提供することにある。
【００２０】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項４に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、差動入力信号を入力して処理する一対からなる第１および第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの両ソース間に接続される第１の抵抗と、前記第１および第２のＭＯＳトランジスタの各ソースと基準電位との間にそれぞれ直列接続される第３および第４のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの各ドレインにそれぞれ接続される第１および第２の電流源とを有し、前記第３および第４のＭＯＳトランジスタの各ゲートを、レベルシフタを介して、または直接に、前記第１および第２のＭＯＳトランジスタの対応する各ドレインに接続する入力段と、前記第１および第２のＭＯＳトランジスタから出力される差動出力信号を入力する一対からなる第５および第６のＭＯＳトランジスタと、前記第５および第６のＭＯＳトランジスタの両ドレイン間に接続される第２の抵抗と、前記第５および第６のＭＯＳトランジスタの各ドレインにそれぞれ接続される第３および第４の電流源とを有し、前記第２の抵抗の両端から差動出力信号を取り出す出力段と、前記第１、第２、第３、および第４の電流源を制御して前記入力段と前記出力段の利得を可変する利得制御手段と、前記差動入力信号の振幅に基づいて、前記差動入力信号の振幅が所定値よりも大きければ前記第１および第２の電流源の電流値を増加させ、逆に、前記差動入力信号の振幅が所定値よりも小さければ前記第１および第２の電流源の電流値を減少させるように、前記第１の電流源と前記第２の電流源とを制御する第１の制御手段と、前記出力段からの差動出力信号の振幅に基づいて、前記差動出力信号の振幅が所定値よりも大きければ前記第３および第４の電流源の電流値を増加させ、逆に、その差動出力電圧の振幅が所定値よりも小さければ前記第３および第４の電流源の電流値を減少させるように、前記第３の電流源と前記第４の電流源とを制御する第２の制御手段と、を備えたことを特徴とするものである。
【００２２】
請求項２に記載の発明は、請求項１に記載の可変利得増幅器において、前記第３および第４のＭＯＳトランジスタのゲートと前記基準電位間にそれぞれ電流源が接続されていることを特徴とするものである。
【００２３】
請求項３に記載の発明は、請求項１に記載の可変利得増幅器において、前記第１および第２の電流源は、前記差動入力信号の振幅に基づいて制御される電流源と、前記利得を可変するための電流源とがそれぞれ並列に接続されたものであることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の可変利得増幅器において、前記第３および第４の電流源は、前記出力段からの差動出力信号の振幅に基づいて制御される電流源と、前記利得を制御するための電流源とがそれぞれ並列に接続されたものであることを特徴とするものである。
【００２４】
このように本発明では、入力段に入力される差動入力信号の振幅に基づいて第１の定電流源と第２の定電流源の電流を制御し、または、出力手段から出力される差動出力信号の振幅に基づいて第３の定電流源と第４の定電流源の電流を制御するようにした。
このため、本発明によれば、バイアスが適正となって高線形化を確保することができる。また、広い可変利得範囲を確保することも可能となる。かつ、低消費電流化を実現できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
本発明の可変利得増幅器の実施形態の構成について、図１を参照しつつ説明する。
この実施形態に係る可変利得増幅器は、図１に示すように、入力段回路１Ａと、出力段回路２Ａと、入力振幅検出制御回路１２と、出力振幅検出制御回路１３とを少なくとも備えている。
【００２６】
入力段回路１Ａは、その基本的な構成は図３の入力段回路１と同様であり、その構成が異なる点は、図１に示すように電流源Ｉ１に並列に電流源ＩＡを追加するとともに、電流源Ｉ２に並列に電流源ＩＢを追加した点である。電流源ＩＡ、ＩＢは、後述の入力振幅検出制御回路１２からの制御信号により電流値が可変自在に構成されている。
【００２７】
なお、入力段回路１Ａの他の部分の構成は、図３の入力段回路１の構成と同様であるので、同一構成要素には同一符号を付してその構成の説明は省略する。
出力段回路２Ａは、その基本的な構成は図３の出力段回路２と同様であり、その構成が異なる点は、図１に示すように電流源Ｉ３に並列に電流源ＩＣを追加するとともに、電流源Ｉ４に並列に電流源ＩＤを追加した点である。電流源ＩＣ、ＩＤは、後述の出力振幅検出制御回路１３からの制御信号により電流値が可変自在に構成されている。
【００２８】
なお、出力段回路２Ａの他の部分の構成は、図３の出力段回路２の構成と同様であるので、同一構成要素には同一符号を付してその構成の説明は省略する。
入力振幅検出制御回路１２は、入力段回路１に入力される差動入力信号、すなわちＭＯＳトランジスタＱ１、Ｑ２に入力される差動入力電圧の振幅の大きさを検出し、この検出に応じて電流源ＩＡ、ＩＢの電流値を制御するものである。
【００２９】
出力振幅検出制御回路１３は、出力段回路２から出力される差動出力信号、すなわち出力端子９、１０から出力される差動出力電圧の振幅の大きさを検出し、この検出に応じて電流源ＩＣ、ＩＢの電流値を制御するものである。
図１中の利得制御回路１１は、利得制御信号に基づいて入力段回路１の電流源Ｉ１、１２と出力段回路２の電流源Ｉ３、Ｉ４の電流を制御して、増幅器全体の利得を制御するするものであり、図１の利得制御回路１１に相当する。
【００３０】
次に、このような構成からなる実施形態の可変利得増幅器の動作に一例について説明する。
この実施形態に係る可変利得増幅器では、図１の従来の可変利得増幅器と同様に動作し、利得制御回路１１が、利得制御信号に基づいて入力段回路１の電流源Ｉ１、１２、と出力段回路２の電流源Ｉ３、Ｉ４の電流を制御し、増幅器全体の利得を制御する。
【００３１】
さらに、入力振幅検出制御回路１２は、ＭＯＳトランジスタＱ１、Ｑ２に入力される差動入力電圧を検出し、その差動入力電圧の振幅が所定値よりも大きければ電流源ＩＡ、ＩＢの電流値を増加させ、逆に、その差動入力電圧の振幅が所定値よりも小さければ電流源ＩＡ、ＩＢの電流値を減少させるように、電流源ＩＡ、ＩＢを制御する。
【００３２】
一方、出力振幅検出制御回路１３は、出力段回路２の出力端子９、１０から出力される差動出力電圧を検出し、その差動出力電圧の振幅が所定値よりも大きければ電流源ＩＣ、ＩＤの電流値を増加させ、逆に、その差動出力電圧の振幅が所定値よりも小さければ電流源ＩＣ、ＩＤの電流値を減少させるように、電流源ＩＣ、ＩＤを制御する。
【００３３】
以上説明したように、この実施形態に係る可変利得増幅器では、従来同様に、電流源Ｉ１〜Ｉ４の電流値を制御することにより利得を制御することに加えて、入力段回路１Ａの入力が大きい場合には電流源ＩＡ、ＩＢの電流値を増加するようにし、かつ、出力段回路２Ａの出力が大きな場合には電流源ＩＣ、ＩＤの電流値を増加するようにした。
【００３４】
このため、この実施形態に係る可変利得増幅器では、バイアスが適正となって高線形化が確保されるとともに、広い可変利得範囲が確保でき、かつ低消費電流化を実現できる。
また、この実施形態に係る可変利得増幅器によれば、例えば移動通信におけるＡＧＣのように、可変利得増幅器を複数段重ねないと、規格のダイナミックレンジを得ることができないような場合には、可変利得増幅器の個数の削減や消費電流を削減を期待できる。
【００３５】
さらに、この実施形態に係る可変利得増幅器によれば、線形性を高くできるので、高い線形性の要求される分野の増幅器として応用することが可能である。
次に、図１に示す実施形態の可変利得増幅器を縦続接続した場合の制御例について、図２を参照して説明する。
図２は、可変利得増幅器２１、２２を２つ縦続接続した場合の例を示す。この場合には、可変利得増幅器２１の出力と可変利得増幅器２２の入力とは同一であるので、可変利得増幅器２２の入力振幅検出制御回路１２を省略することができる。この場合には、図示のように、可変利得増幅器２２の電流源ＩＡ、ＩＢは、可変利得増幅器２１の出力振幅検出制御回路１３により電流値を制御することになる。
【００３６】
なお、可変利得増幅器２２の入力振幅制御回路１２の省略に代えて、可変利得増幅器２１の出力振幅制御回路１３を省略し、可変利得増幅器２１の電流源ＩＣ、ＩＤを、可変利得増幅器２２の入力振幅制御回路１２（図示せず）により制御するようにしても良い。
ところで、以上説明した図１の実施形態では、電流源Ｉ１〜Ｉ４に並列に別の電流源ＩＡ〜ＩＤを設けるようにしたが、電流源Ｉ１〜Ｉ４に各電流源ＩＡ〜ＩＤを含ませるようにしても良い。
【００３７】
すなわち、ＭＯＳトランジスタＱ３、Ｑ４、Ｑ１１、Ｑ１２に流れる電流（電流源Ｉ１〜Ｉ４の各電流）を、次の（５）（６）式となるように、制御するようにしても良い。
Ｉｄｃ−Ｉｃｏｎ（Ｉｇａｉｎ）＋Ｉｒａｎｇｅ（Ｉｉｎ（Ｌｉｎｅａｒｉｔｙ））＝Ｉ１＝Ｉ２ …（５）
Ｉｄｃ＋Ｉｃｏｎ（Ｉｇａｉｎ）＋Ｉｒａｎｇｅ（Ｉｏｕｔ（Ｌｉｎｅａｒｉｔｙ））＝Ｉ３＝Ｉ４ …（６）
ここで、Ｉｒａｎｇｅ（Ｉｉｎ（Ｌｉｎｅａｒｉｔｙ））＝ＩＡ＝ＩＢであり、Ｉｒａｎｇｅ（Ｉｏｕｔ（Ｌｉｎｅａｒｉｔｙ））＝ＩＣ＝ＩＤである。
【００３８】
また、上記の実施形態では、電流源Ｉ１〜Ｉ４を利得制御回路１１により制御したが、この制御を固定にし、電流源ＩＡ〜ＩＢのみを制御するようにしても良い。この場合には、利得制御回路１１による利得制御はできないが、高い線形性を得ることができる。
【００３９】
【発明の効果】
以上述べたように、本発明によれば、入力段に入力される差動入力信号の振幅に基づいて第１の定電流源と第２の定電流源の電流を制御し、または、出力手段から出力される差動出力信号の振幅に基づいて第３の定電流源と第４の定電流源の電流を制御するようにした。
【００４０】
このため、本発明によれば、バイアスが適正となって高線形化を確保することができる。また、広い可変利得範囲を確保することも可能となる。かつ、低消費電流化を実現できる。
【図面の簡単な説明】
【図１】本発明の可変利得増幅器の実施形態の構成例を示す回路図である。
【図２】この実施形態の縦続接続例を示す図である。
【図３】従来の可変利得増幅器の回路図である。
【符号の説明】
１Ａ入力段回路
２Ａ出力段回路
１１利得制御回路
１２入力振幅検出制御回路
１３出力振幅検出制御回路
Ｉ１〜Ｉ４電流源
ＩＡ〜ＩＢ電流源
Ｑ１、Ｑ２ＭＯＳトランジスタ（第１及び第２のＭＯＳトランジスタ）
Ｑ３、Ｑ４ＭＯＳトランジスタ（第３及び第４のＭＯＳトランジスタ）
Ｑ１１、Ｑ１２ＭＯＳトランジスタ（第５及び第６のＭＯＳトランジスタ）

Claims

差動入力信号を入力して処理する一対からなる第１および第２のＭＯＳトランジスタと、
前記第１および第２のＭＯＳトランジスタの両ソース間に接続される第１の抵抗と、
前記第１および第２のＭＯＳトランジスタの各ソースと基準電位との間にそれぞれ直列接続される第３および第４のＭＯＳトランジスタと、
前記第１および第２のＭＯＳトランジスタの各ドレインにそれぞれ接続される第１および第２の電流源とを有し、
前記第３および第４のＭＯＳトランジスタの各ゲートを、レベルシフタを介して、または直接に、前記第１および第２のＭＯＳトランジスタの対応する各ドレインに接続する入力段と、
前記第１および第２のＭＯＳトランジスタから出力される差動出力信号を入力する一対からなる第５および第６のＭＯＳトランジスタと、
前記第５および第６のＭＯＳトランジスタの両ドレイン間に接続される第２の抵抗と、
前記第５および第６のＭＯＳトランジスタの各ドレインにそれぞれ接続される第３および第４の電流源とを有し、
前記第２の抵抗の両端から差動出力信号を取り出す出力段と、
前記第１、第２、第３、および第４の電流源を制御して前記入力段と前記出力段の利得を可変する利得制御手段と、
前記差動入力信号の振幅に基づいて、前記差動入力信号の振幅が所定値よりも大きければ前記第１および第２の電流源の電流値を増加させ、逆に、前記差動入力信号の振幅が所定値よりも小さければ前記第１および第２の電流源の電流値を減少させるように、前記第１の電流源と前記第２の電流源とを制御する第１の制御手段と、
前記出力段からの差動出力信号の振幅に基づいて、前記差動出力信号の振幅が所定値よりも大きければ前記第３および第４の電流源の電流値を増加させ、逆に、その差動出力電圧の振幅が所定値よりも小さければ前記第３および第４の電流源の電流値を減少させるように、前記第３の電流源と前記第４の電流源とを制御する第２の制御手段と、
を備えたことを特徴とする可変利得増幅器。
前記第３および第４のＭＯＳトランジスタのゲートと前記基準電位間にそれぞれ電流源が接続されていることを特徴とする請求項１に記載の可変利得増幅器。
前記第１および第２の電流源は、前記差動入力信号の振幅に基づいて制御される電流源と、前記利得を可変するための電流源とがそれぞれ並列に接続されたものであることを特徴とする請求項１に記載の可変利得増幅器。
前記第３および第４の電流源は、前記出力段からの差動出力信号の振幅に基づいて制御される電流源と、前記利得を制御するための電流源とがそれぞれ並列に接続されたものであることを特徴とする請求項１に記載の可変利得増幅器。