KR100353813B1 - 스위치드 커패시터 회로에서 정착 시간을 최소화한 바이어스 회로 및 그를 구비한 증폭 장치 - Google Patents

Abstract

본 발명은 증폭기로 공급되는 동작 전류를 구간별로 나누어 제어하여 동작 속도를 향상시키고, 출력 신호의 불규칙성을 최소화한 바이어스 회로 및 그를 구비한 증폭 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 증폭단이 다단으로 연결되는 증폭 장치에 있어서, 상기 증폭단 각각은, 상기 증폭 장치의 출력 신호가 슬루하는 슬루 기간 및 상기 슬루 기간 이후 상기 출력 신호가 임의의 목표 정확도 이내로 최종 정착하는 정착 기간으로 나누어 상기 슬루기간 동안에 상기 증폭단의 트랜스컨덕턴스를 증가시키고, 상기 정착 기간 동안에는 상기 증폭단의 트랜스컨덕턴스를 감소시키도록 제어하는 제1 및 제2 바이어스 전압을 발생하는 증폭기 바이어스 회로부를 구비하며, 상기 증폭기 바이어스 회로부는, 외부로부터 인가되는 클럭 신호에 응답하여 상기 슬루 기간 및 상기 정착기간에 따른 스위치 제어신호를 발생하기 위한 제어신호 발생 수단; 상기 슬루 기간 동안 상기 증폭단의 트랜스컨덕턴스를 증가시키기 위하여 상기 제어신호 발생수단으로부터 출력되는 스위치 제어신호에 응답하여 소정의 전압 레벨로 증가된 상기 제1 바이어스 전압을 발생하기 위한 제1 바이어스 발생 회로부; 및 상기 제어신호 발생수단으로부터 출력되는 스위치 제어신호에 응답하여 상기 슬루 기간 동안 소정의 전압 레벨로 감소된 상기 제2 바이어스 전압을 발생하기 위한 제2 바이어스 발생 회로부를 포함한다.

Description

스위치드 커패시터 회로에서 정착 시간을 최소화한 바이어스 회로 및 그를 구비한 증폭 장치{BIAS CIRCUIT MINIMIZING ACQUISITION TIME IN SWITCHED-CAPACITOR CIRCUIT AND AMPLIFIER HAVING THEREOF}

본 발명은 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 ADC라 함)에 관한 것으로, 특히 ADC 내부에 구비되어 ADC의 전체 동작 속도를 결정짓는 바이어스 회로 및 그를 구비한 증폭 장치에 관한 것이다.

최근 이동통신 단말기, 의료용 영상 진단기, HDTV(High Density TeleVision) 등의 수요가 크게 증가되고, 차세대 이동통신인 IMT-2000(International Mobile Telecommunication-2000)의 세계적 표준화 작업이 진행됨에 따라 기지국이나 휴대용 단말기 등에 필요한, 12비트 이상의 해상도에서 30㎒ 내지 40㎒ 이상의 높은 샘플링(sampling) 속도를 갖는 ADC에 대한 수요가 크게 증가되고 있다.

해상도 12비트 이상, 50㎒ 이상의 동작 속도를 만족하는 종래의 ADC들은 대부분 BJT나 BiCMOS 공정을 사용하므로 비교적 높은 전력소모 특성을 가지며, CMOS 공정을 사용하는 DSP(Digital Signal Processor) 등과 같은 디지털 블럭과의 온-칩(On-Chip)화가 어렵고 제작 비용도 증가하게 된다.

또한, 파이프라인 ADC에 구비되어, ADC의 전체 동작속도를 제한하는 잔류전압 증폭기는 목표로 하는 동작속도와 출력신호의 정확도(accuracy)를 얻기 위해 증폭기 내부에 구비된 트랜지스터가 비교적 큰 사이즈로 설계되는 데, 이때 증폭기의 크기를 증가시켜도 증폭기 자체의 부하 증가로 인하여 목표로하는 동작속도를 얻기 어렵다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 증폭기로 공급되는 동작 전류를 구간별로 나누어 제어하여 동작 속도를 향상시키고, 출력 신호의 불규칙성을 최소화한, 스위치드 커패시터 회로에서 정착 시간을 최소화한 바이어스 회로 및 그를 구비한 증폭 장치를 제공하는데 그 목적이 있다.

도 1은 일반적인 2단 증폭기를 개념적으로 도시한 도면.

도 2는 ADC의 내부 블럭 중 MDAC 블럭에 사용되는 전형적인 완전 차동 폴디드 캐스코드(folded-cascode) 씨모스 연산 증폭기에 대한 회로도.

도 3은 본 발명의 일실시예에 따른 증폭기 바이어스 회로부의 내부 회로도.

도 4a는 상기 도 3의 내부에 구비된 타이밍 제어부의 내부 회로도.

도 4b는 상기 도 4a의 타이밍 제어부에 대한 신호 파형도.

도 5는 전류 증가 비율에 대한 정착시간 변화를 모의실험한 결과 그래프.

도 6은 전류 증가 시간에 대한 정착시간 변화를 모의실험한 결과 그래프.

도 7은 상기 도 3의 본 발명의 일실시예에 따른 증폭기 바이어스 회로부를 채용한 경우와 종래의 증폭기 바이어스 회로부를 채용한 경우에서의 MDAC 출력파형을 비교한 모의실험 결과 도면.

* 도면의 주요 부분에 대한 설명

100 : 첫번째 증폭단

110 : 두번째 증폭단

200 : 증폭기 바이어스 회로부

300 : 제어 신호 발생부

상기 목적을 달성하기 위한 본 발명은, 다수의 증폭단이 다단으로 연결되는 증폭 장치에 있어서, 상기 증폭단 각각은, 상기 증폭 장치의 출력 신호가 슬루하는 슬루 기간 및 상기 슬루 기간 이후 상기 출력 신호가 임의의 목표 정확도 이내로 최종 정착하는 정착 기간으로 나누어 상기 슬루기간 동안에 상기 증폭단의 트랜스컨덕턴스를 증가시키고, 상기 정착 기간 동안에는 상기 증폭단의 트랜스컨덕턴스를 감소시키도록 제어하는 제1 및 제2 바이어스 전압을 발생하는 증폭기 바이어스 회로부를 구비하며, 상기 증폭기 바이어스 회로부는, 외부로부터 인가되는 클럭 신호에 응답하여 상기 슬루 기간 및 상기 정착기간에 따른 스위치 제어신호를 발생하기 위한 제어신호 발생 수단; 상기 슬루 기간 동안 상기 증폭단의 트랜스컨덕턴스를 증가시키기 위하여 상기 제어신호 발생수단으로부터 출력되는 스위치 제어신호에 응답하여 소정의 전압 레벨로 증가된 상기 제1 바이어스 전압을 발생하기 위한 제1 바이어스 발생 회로부; 및 상기 제어신호 발생수단으로부터 출력되는 스위치 제어신호에 응답하여 상기 슬루 기간 동안 소정의 전압 레벨로 감소된 상기 제2 바이어스 전압을 발생하기 위한 제2 바이어스 발생 회로부를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 본 발명을 간략히 요약하면, 본 발명은 증폭기에 공급되는 동작 전류를 슬루(slew) 기간과 최종정착(settling) 기간으로 나누어, 슬루기간에서는 증폭기 입력단의 트랜스컨덕턴스(transconductance)를 증가시켜 슬루 시간을 줄이고, 최종정착기간에서는 위상여유(phase margin)를 증가시켜 최종 정착시간(acquisition time)을 감소시킴으로써 전체 정착시간을 최소화하여 동작 속도를 향상시킨다.

도 1은 일반적인 2단 증폭기를 개념적으로 도시한 도면으로서, 증폭기의 시간 대 출력신호의 그래프를 함께 도시하였다.

증폭기 설계시 증폭기로 인가되는 입력 신호(Vin)에 대하여 증폭기의 출력 신호(Vout)가 도 1의 (b)에 도시된 것과 같이 최종 목표로 하는 목표 정확도 이내로 도달하는 데 걸리는 전체 시간을 출력신호(Vout)의 정착시간(acquisition time : t_acquisition)이라고 정의할 때, 이 t_acquisition은 아래 수학식 1과 같이 크게 두 부분으로 나누어질 수 있다.

상기 수학식 1에서 t_slewing는 출력 신호(Vout)가 도 1의 (b)에 도시된 것과 같이 슬루(slew)하는 데 필요한 시간이고, t_settling은 슬루 이후에 출력 신호(Vout)가 주어진 해상도(목표 정확도) 이내로 최종 정착하는 데 소요되는 시간을 각각 나타내며, 증폭기 설계 기법에 따라 전체 정착시간 중 t_slewing와 t_settling의 비율이 달라지게 된다.

충분히 큰 DC 이득을 얻기 위해 일반적으로 많이 사용되는 상기 도 1에 도시된 2단 증폭기에서 t_slewing은 단위 시간당 증폭기에 공급해 줄 수 있는 전류(I)의 제곱근()에 반비례하고, 구동해야 하는 커패시터(C_c)에 비례하는, 아래 수학식 2와 같은 관계를 가진다.

상기 수학식 2에서 C_c는 보상 커패시터(compensation capacitor)의 크기이고, g_m1은 첫번째 증폭단(100)의 트랜스컨덕턴스이다.

한편, 증폭기 설계 시 고려해야 할 또다른 변수인 위상여유(Φ_PM)는 아래 수학식 3과 같이 결정된다.

상기 수학식 3에서 g_m2는 두번째 증폭단(110)의 트랜스컨덕턴스이고, C_L은 부하커패시터의 크기를 각각 나타낸다. 상기 수학식 3을 참조하면, Φ_PM이 클수록 2단 증폭기의 최종 출력 신호(Vout)의 불규칙성이 줄어들어 필요로 하는 정확도 이내로 신호가 정착하는 데 걸리는 t_settling이 줄어든다.

따라서, 2단 증폭기 설계시 상기 수학식 2 및 3의 g_m1/C_c항에서 보는 바와 같이 상충되는 두 가지 조건을 동시에 고려하여 전체적인 정착시간(t_acquisition)을 줄이기 위해서는, 슬루하는 시간 동안에는 보상 커패시터(C_c)를 작게하거나 트랜스컨덕턴스(g_m1)를 증가시켜 t_slewing을 줄이고, 슬루 이후 최종 정착 때까지의 t_settling을 줄이기 위해서는 반대로 트랜스컨덕턴스(g_m1)를 줄이거나 두번째 증폭단(110)의 트랜스컨덕턴스(g_m2) 또는 보상 커패시터(C_c)를 크게하여 위상여유(Φ_PM)를 향상시키면된다.

그러나, 이를 이용하여 실제 회로를 설계할 때에는 정착시간을 최소화하기 위하여 보상 커패시터(C_c)를 감소 혹은 증가시키는 경우, 크기 조정을 위해 커패시터에 직렬로 연결되는 스위치가 필요한 데, 이 스위치의 턴-온(turn-on) 저항과 기생 커패시터에 의해 발생되는 기생 폴(parasitic pole)에 의해 증폭기 설계가 용이하지 않다. 따라서, 증폭기의 동작 전류를 제어하는 방법이 회로 설계 시 더 효율적이다.

한편, 동작 전류 제어를 통해 최적화된 증폭기의 설계를 위해서는 슬루 기간과 최종 정착기간 동안 g_m1및 g_m2의 크기를 증감시키는 기준이 필요한데, 그 기준은 아래와 같다.

예를 들어, 전체 ADC의 정확도에 가장 큰 영향을 미치는 MDAC(multiplying digital-to-analog converter)의 경우 10비트 정확도에 50㎒ 신호 처리 속도를 얻기 위해 10㎱ 이내에 정착해야 한다고 할 때, 필요로 하는 -3㏈ 주파수(f_-3㏈)는 약 110㎒ 수준이 된다. 따라서, 트랜스컨덕턴스 증가의 기준이 되는 g_m1(i)은 아래 수학식 4와 같이 0.011(Ω)^-1이 된다.

상기 수학식 4에서 f_U는 단위 이득 주파수, β는 궤환 인자(feedback factor)를 각각 의미하고, 본 발명에서는 β를 "1/8"로 설정하였으나 실제 입력 기생 커패시턴스 성분까지를 고려하여 이보다 작은 값으로 설계된다.

다음으로, g_m2(i)의 크기는 두번째 폴을 결정하므로, 출력 신호(Vout)의 불규칙성 및 최종 정착시간을 줄이기 위한 측면과 전력소모 측면을 동시에 고려하여 보통 g_m1(i)의 약 2.5배 수준인 값으로 설계된다.

표 1은 최종 정착 시간을 최소화하기 위한 3가지 방법을 기간별로 정리한 것이다.

상술한 바와 같이 g_m1(i) 및 g_m2(i)의 크기를 기준으로 동작 전류를 제어하여 최종 정착 시간을 최소화할 때, 상기 표 1에 도시된 3가지의 정착 시간 최소화 방법 중 방법 Ⅰ은, 슬루 기간에서는 g_m1을 상기 수학식 4에서 결정된 기준 g_m1(i) 값, 0.011보다 증가시켜 주고, 최종 정착기간에서는 다시 기준 g_m1(i)값으로 감소시켜준다. 방법 Ⅱ는, 슬루기간 동안에는 방법 Ⅰ과 동일하게 g_m1을 증가시키고, 최종 정착시간에는 g_m1을 다시 수학식 4의 기준 g_m1(i)값으로 감소시키는 동시에 g_m2를 증가시켜 방법 Ⅰ보다 더 큰 위상여유를 얻는 방법이다.

한편, 본 발명의 실시예에서는 상기 방법 Ⅱ의 정착시간 최소화 방법을 적용하여 잔류전압 증폭기를 설계할 때, 회로의 복잡도를 고려하여 증폭기 자체의 구조는 전혀 변경하지 않고 증폭기 바이어스 회로만을 간단히 수정하여 정착시간을 줄일 수 있도록 하였다.

도 2는 ADC의 내부 블럭 중 MDAC 블럭에 사용되는 전형적인 완전 차동 폴디드 캐스코드(folded-cascode) 씨모스 연산 증폭기에 대한 회로도로서, 2단 증폭기 중 첫번째 증폭기에 대한 회로도이다.

상기 도 2에 도시된 씨모스 연산 증폭기의 구성은 이미 널리 공지되어 사용되고 있는 전형적인 회로 구성이므로, 그 구성에 대한 구체적인 설명은 여기서 생략하고, 회로 동작에 대해 살펴보기로 한다.

먼저, 출력신호가 슬루하는 기간 동안 MDAC의 첫번째 증폭기의 트랜스컨덕턴스 g_m1을 증가시키는 방법을 살펴보면, 트랜스컨덕턴스는 드레인 전류의 제곱근에 비례하므로, 도 2의 NMOS 트랜지스터 M3의 드레인 전류를 증가시키기 위하여 증폭기 바이어스 회로부(200)에서 바이어스 전압 BIAS4를 증가시킨다. 그러나, NMOS 트랜지스터 M3의 드레인 전류만을 증가시킬 경우, 두 개의 입력단자 INT 및 INC 중 어느 하나의 단자, 예를 들어 INT에 인가되는 입력 신호의 크기가 갑자기 크게 증가할 경우, INT 입력단자를 통해 인가되는 입력 신호를 게이트로 인가받는 NMOS 트랜지스터 M1이 완전히 턴-온(turn-on)되고 다른 INC 입력단자를 통해 인가되는 입력 신호를 게이트로 인가받는 NMOS 트랜지스터 M2가 턴-오프(turn-off)되어 바이어스 전압 BIAS1을 게이트로 인가받는 PMOS 트랜지스터 M5의 드레인 전류 중 대부분이 NMOS 트랜지스터 M1로 흘러 PMOS 트랜지스터 M7에 흐르는 드레인 전류가 크게 감소하게 되는 문제가 발생한다. 이에 따라 PMOS 트랜지스터 M7의 포화영역(saturation region)에서의 동작이 보장되지 못하므로, 목표로 하는 증폭기의 DC 이득 및 빠른 동작 속도를 얻을 수 없게 된다.

이와 같은 문제점을 해결하기 위하여 도 2의 NMOS 트랜지스터 M3에 증가시켜 주는 드레인 전류량만큼 BIAS1의 전압을 낮추어 PMOS 트랜지스터 M4 및 M5에 흐르는 드레인 전류량을 증가시켜준다. 따라서, 입력단자 INT와 INC 사이에 인가되는 입력신호의 크기가 갑자기 증가하는 경우에도 증폭기 출력단 PMOS 트랜지스터 M6 및 M7에 흐르는 드레인 전류를 보장해줄 수 있으며, 이로인해 출력단이 정상적으로 동작할 수 있다.

상기와 같이 증폭기의 회로 동작을 제어하기 위한 증폭기 바이어스 회로부(200)는 도 3에 도시되어 있다.

도 3은 본 발명의 일실시예에 따른 증폭기 바이어스 회로부의 내부 회로도로서, 일반적인 바이어스 회로부와 그 구성이 동일하되 트랜스컨덕턴스 제어를 위해 바이어스 전압 BIAS1을 발생하는 BIAS1 발생부 내에 구비되는 NMOS 트랜지스터 MN2의 드레인-소스 노드 사이에 병렬로 PMOS 트랜지스터 MSP 및 NMOS 트랜지스터 MND가 추가로 연결되고, 바이어스 전압 BIAS4를 발생하는 BIAS4 발생부 내에 구비되는 PMOS 트랜지스터 MP5의 드레인-소스 노드 사이에 병렬로 PMOS 트랜지스터 MPD 및 NMOS 트랜지스터 MSN이 추가로 연결되어 구성되며, 스위치로 사용되는 PMOS 트랜지스터 MSP 및 NMOS 트랜지스터 MSN을 제어하기 위한 제어 신호 발생부(300)를 더 포함한다.

도 3을 참조하면, BIAS1 전압의 감소는 BIAS1 발생부의 PMOS 트랜지스터 MP2에 흐르는 드레인 전류 증가에 따른 MP2의 소스-드레인 간 전압강하 증가로 BIAS1 전압이 낮아지며, BIAS4 전압의 증가는 BIAS4 발생부의 PMOS 트랜지스터 MP5에 병렬로 연결된 PMOS 트랜지스터에 의해 NMOS 트랜지스터 MN5에 흐르는 전류 증가에 따른 MN5의 드레인-소스 간 전압 강하의 증가를 통하여 얻을 수 있다.

이때, 스위치로 사용된 BIAS1 발생부의 PMOS 트랜지스터 MSP는 전원전압(VDD)에 가까운 전압을 잘 전달할 수 있으므로 온-저항을 줄이고, MSP를 통과할 때 발생하는 소스-드레인 전압 강하를 줄여준다. 그리고, BIAS4의 제어를 위해 사용된 BIAS4 발생부의 NMOS 트랜지스터 MSN은 접지전원(VSS)에 가까운 전압을 통과시키기 위해 사용된다.

한편, 씨모스 증폭기의 두번째 증폭단에서 트랜스컨덕턴스 g_m2를 제어하기 위한 바이어스 회로도 상기 도 3의 회로와 동일한 구조로 구성이 가능하며, 그 상세한 설명은 생략한다.

다음으로, 스위치로 사용되는 PMOS 트랜지스터 MSP 및 NMOS 트랜지스터 MSN을 제어하기 위한 제어 신호 발생부(300)에 대해 아래에 설명한다.

제어 신호 발생부(300)는 클럭 신호(Q2)에 응답하여 슬루기간 및 최종 정착기간 중의 g_m1및 g_m2를 동시에 조절하기 위한 타이밍 제어신호(QD1)를 발생하는 타이밍 제어부(301), 타이밍 제어부(301)로부터의 타이밍 제어신호(QD1) 및 외부 제어 단자(HSM, Hish Speed Mode)로부터 인가되는 외부 제어 신호를 입력받아 부정논리곱하는 부정논리곱 게이트(302) 및 부정논리곱 게이트(302)의 출력 신호를 반전하는 인버터(303)로 이루어지며, 부정논리곱 게이트(302)의 출력신호가 PMOS 트랜지스터 MSP의 게이트로 인가되어 MSP의 스위칭 동작을 제어하고, 인버터(302)의 출력신호가 NMOS 트랜지스터 MSN의 게이트로 인가되어 MSN의 스위칭 동작을 제어한다.

도 4a는 상기 타이밍 제어부(301)의 내부 회로도이고, 도 4b는 타이밍 제어부의 신호 파형도이다.

도 4a를 참조하면, 상기 타이밍 제어부(301)는 직렬로 연결된 2개의 인버터(IV1, IV2)와 각 인버터의 출력단 및 접지전원단(VSS) 사이에 연결되는 커패시터 CD1, CD2를 구비하여 클럭 신호 Q2를 지연하는 지연회로부(304), 클럭 신호 Q2 및 지연회로부(304)로부터 지연된 클럭 신호를 반전 입력받아 부정논리곱하는 부정논리곱 게이트(ND1) 및 부정논리곱 게이트(ND1)의 출력 신호를 반전하여 타이밍 제어신호(QD1)를 출력하는 인버터(IV3)로 이루어진다.

구체적으로, 상기 타이밍 제어부(301)는 도 4b에 도시된 바와 같이 MDAC의 증폭 동작을 제어하는 클럭신호 Q2가 "하이(HIGH)"가 될 때 타이밍 제어신호 QD1 신호도 "하이"가 되어 슬루기간 동안 "하이" 값을 유지한 후, 최종 정착기간 동안에는 다시 "로우(LOW)"의 제어신호를 발생시켜준다. 도 4b의 타이밍 제어신호 QD1 신호 파형에서 타이밍 제어신호 QD1의 "하이" 기간을 결정하는 회로는 도 4a의 지연회로부(304)로, 커패시터 CD1 및 CD2의 값을 조절하여 타이밍 제어신호 QD1의 "하이" 기간을 임의로 조절할 수 있다.

상술한 바와 같이, 씨모스 증폭기의 최소 정착시간을 얻기 위해 고려해야할 사항들은, 첫째 BIASE1 및 BIAS4를 공급하기 위한 트랜지스터들에 추가적으로 연결되는 바이어스 회로 내의 트랜지스터 MND 및 MPD의 크기와, 둘째 이들 트랜지스터들을 턴온시키는 시간이다. 모의실험을 통해 이러한 고려 사항들에 대해 아래에 살펴본다.

최소 정착시간을 얻을 수 있는 도 3의 증폭기 바이어스 회로부에 추가된 NMOS 트랜지스터 MND 및 PMOS 트랜지스터 MPD 트랜지스터들의 크기를 결정하기 위하여 0.35㎛ n-well CMOS 공정을 사용한 모의실험 결과는 도 5에 도시된 바와 같다.

도 5의 모의실험 결과에서 보는 바와 같이, 전류 증가 비율이 작은 경우에는 트랜스컨덕턴스의 증가 효과가 크지 않아 증폭기의 정착시간 단축에 큰 도움이 되지 않고, 전류 증가 비율이 너무 큰 경우에는 위상여유가 감소하여 최종 정착 때까지 걸리는 시간이 증가하므로 전체 정착시간이 증가한다. 공정에 따라 다소 차이가 있을 수 있으나, 본 발명의 모의실험에서 사용된 공정의 경우 최소 정착시간을 얻기 위해서는 전류 증가 비율이 20% 수준일 때 최적의 결과를 얻을 수 있다. 또한, 도 5에서 외부조건 및 공정변수의 변화로 실제 공정을 통해서 얻게 되는 최적의 전류증가율은 20%이며, 이 값에서 50% 정도 변화하여도 정착시간의 변화는 5% 정도로 거의 일정한 수준의 정착시간을 얻을 수 있으므로 외부조건 및 공정변수에 둔감함을 확인할 수 있다.

한편, 정착시간 최소화를 위해 슬루기간 동안에는 도 3의 스위치 MSP 및 MSN을 턴-온시키고, 이후 최종 정착기간에는 이들 스위치 MSP 및 MSN을 턴-오프시킨다. 이 스위치 MSP 및 MSN은 턴-온시키는 시간 즉, 전류 증가 시간에 따라 정착시간이 달라지는 데, 최적의 전류 증가 시간을 결정하기 위한 도 6의 모의실험 결과를 보면, 전류 증가 기간이 너무 짧은 경우에는 트랜스컨덕턴스의 증가 효과가 크지 않아 정착시간을 줄이는데 큰 도움이 되지 않으며, 전류 증가 기간이 너무 긴 경우에는 최종 정착 기간 동안 위상여유가 나빠져 전체 정착시간이 길어지는 결과가 나타난다.

따라서 모의실험 결과에서 보듯이, 주어진 공정에서 3 ns 정도의 기간 동안 전류를 증가시킬 때 최적의 정착시간을 얻을 수 있다. 도 6에서도 외부조건 및 공정변수 등이 변화하여 목표로 하는 전류 증가 시간 3ns로부터 ±1ns 수준의 변화가 발생해도 거의 일정한 정착시간을 얻을 수 있으므로 본 발명의 씨모스 증폭기 회로가 외부조건 및 공정변수에 둔감함을 역시 확인할 수 있다.

마지막으로, 도 7은 상기 도 3의 본 발명의 일실시예에 따른 증폭기 바이어스 회로부를 채용한 경우와 종래의 증폭기 바이어스 회로부를 채용한 경우에서의 MDAC 출력파형을 비교한 모의실험 결과 도면으로서, 원으로 표시한 확대된 출력파형에서 두개의 직선으로 표시된 목표 정확도 이내로 출력 신호가 정착하는 것을 보여진다.

도 7을 참조하면, 본 발명에 따른 증폭기 바이어스 회로부를 채용한 경우 MDAC 출력 신호 파형의 정착시간이 8.8ns 로 종래의 9.7ns에 비하여 1ns 정도 단축되었고, 그와 동시에 출력신호 파형의 불규칙성도 줄어든다는 것을 알 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 증폭기에 공급되는 동작 전류를 슬루 기간과 최종정착 기간으로 나누어, 슬루기간에서는 증폭기 입력단의 트랜스컨덕턴스를 증가시켜 슬루 시간을 줄이고, 최종정착기간에서는 위상여유를 증가시켜 최종정착시간을 감소시킴으로써 전체 정착시간을 최소화하여 동작 속도를 향상시키고, 출력 신호의 불규칙성을 최소화할 수 있다.

Claims (6)

1. 삭제
2. 다수의 증폭단이 다단으로 연결되는 증폭 장치에 있어서,

   상기 증폭단 각각은,

   상기 증폭 장치의 출력 신호가 슬루하는 슬루 기간 및 상기 슬루 기간 이후 상기 출력 신호가 임의의 목표 정확도 이내로 최종 정착하는 정착 기간으로 나누어 상기 슬루기간 동안에 상기 증폭단의 트랜스컨덕턴스를 증가시키고, 상기 정착 기간 동안에는 상기 증폭단의 트랜스컨덕턴스를 감소시키도록 제어하는 제1 및 제2 바이어스 전압을 발생하는 증폭기 바이어스 회로부를 구비하며,

   상기 증폭기 바이어스 회로부는,

   외부로부터 인가되는 클럭 신호에 응답하여 상기 슬루 기간 및 상기 정착기간에 따른 스위치 제어신호를 발생하기 위한 제어신호 발생 수단;

   상기 슬루 기간 동안 상기 증폭단의 트랜스컨덕턴스를 증가시키기 위하여 상기 제어신호 발생수단으로부터 출력되는 스위치 제어신호에 응답하여 소정의 전압 레벨로 증가된 상기 제1 바이어스 전압을 발생하기 위한 제1 바이어스 발생 회로부; 및

   상기 제어신호 발생수단으로부터 출력되는 스위치 제어신호에 응답하여 상기 슬루 기간 동안 소정의 전압 레벨로 감소된 상기 제2 바이어스 전압을 발생하기 위한 제2 바이어스 발생 회로부

   를 포함하여 이루어지는 증폭 장치.
3. 제 2 항에 있어서, 상기 제1 바이어스 발생 회로부는,

   소스단이 전원전압단에 연결되며, 게이트단으로 일정한 레벨의 기준 전압을 인가받는 제1 PMOS 트랜지스터;

   전원전압단 및 상기 제1 PMOS 트랜지스터의 드레인단 사이에 직렬 연결되며, 자신의 게이트단으로 상기 기준 전압을 인가받는 제2 PMOS 트랜지스터 및 자신의 게이트단으로 상기 스위치 제어 신호를 인가받는 제1 NMOS 트랜지스터; 및

   상기 제1 PMOS 트랜지스터의 드레인단 및 접지전원단 사이에 다이오드 연결되는 제2 NMOS 트랜지스터를 포함하며,

   상기 제1 바이어스 전압은,

   상기 제1 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 것을 특징으로 하는 증폭 장치.
4. 제 2 항에 있어서, 상기 제2 바이어스 발생 회로부는,

   소스단이 전원전압단에 연결되며, 게이트단 및 드레인단이 서로 연결된 제1PMOS 트랜지스터;

   상기 제1 PMOS 트랜지스터의 드레인단 및 접지전원단 사이에 연결되며, 게이트단으로 일정한 레벨의 기준 전압을 인가받는 제1 NMOS 트랜지스터;

   상기 제1 NMOS 트랜지스터의 드레인단 및 접지전원단 사이에 직렬 연결되며, 자신의 게이트단으로 상기 스위치 제어 신호를 인가받는 제2 PMOS 트랜지스터 및 자신의 게이트단으로 상기 기준 전압을 인가받는 제2 NMOS 트랜지스터를 포함하며,

   상기 제2 바이어스 전압은,

   상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 것을 특징으로 하는 증폭 장치.
5. 제 2 항에 있어서, 상기 제어신호 발생 수단은,

   상기 클럭 신호에 응답하여 상기 슬루기간 및 상기 정착기간 별로 상기 증폭단 각각의 트랜스컨덕턴스를 동시에 조절하기 위한 타이밍 제어신호를 발생하는 타이밍 제어 회로부; 및

   상기 타이밍 제어 회로부로부터 출력되는 타이밍 제어신호 및 외부 제어 단자로부터 인가되는 외부 제어 신호를 입력받아 부정논리곱하기 위한 제1 부정논리곱 수단

   을 포함하여 이루어지는 증폭 장치.
6. 제 5 항에 있어서, 상기 타이밍 제어 회로부는,

   상기 클럭 신호를 임의 시간 동안 지연하기 위한 지연 회로부; 및

   상기 클럭 신호 및 상기 지연 회로부로부터 지연된 클럭 신호를 입력받아 부정논리곱하기 위한 제2 부정논리곱 수단

   을 포함하여 이루어지는 증폭 장치.