CN102315850A

CN102315850A - 具有可变分辨率的单级循环模数转换器中的电流降低

Info

Publication number: CN102315850A
Application number: CN2011101902076A
Authority: CN
Inventors: D·A·加里逖; B·布瑞斯韦尔; M·N·U·迦比尔
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2010-07-09
Filing date: 2011-07-08
Publication date: 2012-01-11
Anticipated expiration: 2031-07-08
Also published as: JP2012019522A; KR20120005962A; US8264393B2; EP2405579A2; TW201223169A; CN102315850B; JP5825603B2; TWI528728B; KR101861059B1; US20120007762A1; EP2405579A3

Abstract

本公开涉及具有可变分辨率的单级循环模数转换器中的电流降低。一种适用于将模拟输入信号(VIN)转换成数字输出信号的转换器(200)，包括用于接收模拟输入信号的模拟输入端(205)，与模拟输入端耦接的冗余符号数(RSD)级(210、300)，以及数字部(220)。RSD级被配置为在模拟输入端接收模拟输入信号，在第一时钟周期的第一半周期期间从模拟输入信号中于数字输出产生第一数量的位(D0、D1、D2)，在第一时钟周期的第二半周期期间于模拟输入端提供模拟输入信号的残余反馈信号(VR)，以及在第二时钟周期的第一半周期期间从残余反馈信号中于数字输出产生第二数量的位(D0、D1)，第二数量的位小于第一数量的位。

Description

具有可变分辨率的单级循环模数转换器中的电流降低

技术领域

本公开内容一般地涉及模数(A/D)转换器，并且更具体地涉及具有电流降低的冗余符号数(RSD)A/D转换器。

背景技术

集成电路技术的进步已经使针对多种应用(例如无线通信和数码相机)的复杂的“片上系统”IC得到了发展。此类应用体现在其中低功率和小电路面积是重要的设计因素的便携式电子器件中。需要低功率和低电压电路降低电池功率要求，这能够让使用更少或更小电池的设计成为可能，这反过来又减小了器件的尺寸、重量和工作温度。

但是，此类器件接收典型地要转换成数字信号的模拟输入信号。实现了相对较低功率的操作并且在相对小的面积内具有足够高的分辨率的各种常规的循环(算法)A/D转换器已经被实现。

在实现所需分辨率的同时仍不断期望甚至更低的功率。因而任何进一步的功率降低都是所希望的。因此在实现所需分辨率的同时需要进一步的功率降低。

附图说明

下面关于一些示例实施例的详细描述在结合附图来阅读时将会更好理解。但是，应当理解，示例实施例并不限于所示出的精确布置和手段。在附图中，始终使用相似的数字来指示相似的元件。而且，结合附图及前面的技术领域和背景技术，随后的详细描述及所附的权利要求将使其他所希望的特征和特性变得明显。

为了图示的简单和清晰起见，附图示出了构造的一般方式，并且可以省略关于众所周知的特征和技术的描述和细节以避免不必要地使所示实施例的方面难以理解。另外，在附图中的元件并一定按比例画出。例如，一些元件或区域的尺寸在一些附图中可以相对相同的或其他附图的其他元件或区域放大以帮助提高对示例实施例的理解。在附图中：

图1是根据示例实施例的单级RSD A/D转换器的示意性框图；

图2是图1的单一多位(mult-bit)/单位(single-bit)RSD级的一种示例实施例的示意性框图；

图3是示出可以用来实现图2的多位/单位RSD级的示例子ADC的示意性电路图；

图4是示出可以用来实现图2的多位/单位RSD级的示例MDAC的示意性电路图；

图5是示出可以用来以图3的子ADC和图4的MDAC执行示例10位A/D转换过程的控制信号的示例时序图；

图6是示出图3的子ADC和图4的MDAC在示例10位A/D转换过程的第一时钟相位期间的配置的简化电路图；

图7是示出图3的子ADC和图4的MDAC在示例10位A/D转换过程的第二时钟相位期间的配置的简化电路图；

图8是示出图3的子ADC和图4的MDAC在示例10位A/D转换过程的第三时钟相位期间的配置的简化电路图；

图9是示出图3的子ADC和图4的MDAC在示例10位A/D转换过程的第四时钟相位期间的配置的简化电路图；

图10是示出图3的子ADC和图4的MDAC在示例10位A/D转换过程的第五时钟相位期间的配置的简化电路图；

图11是示出图3的子ADC和图4的MDAC在示例10位A/D转换过程的第六时钟相位期间的配置的简化电路图；

图12是示出图3的子ADC和图4的MDAC在示例10位A/D转换过程的第七时钟相位期间的配置的简化电路图；

图13是示出图3的子ADC和图4的MDAC在示例10位A/D转换过程的第八时钟相位期间的配置的简化电路图；

图14是示出图3的子ADC和图4的MDAC在示例10位A/D转换过程的第九时钟相位期间的配置的简化电路图；以及

图15是示出包含于根据一种示例实施例的A/D转换方法中的示例过程的流程图。

具体实施方式

下面结合附图给出的详细描述意指作为一些示例实施例的描述，而不是要完整描述所有可能的实施例。也就是说，在前面的技术领域、背景技术或下面的示例实施例的详细描述中给出的任意明示的或暗示的理论并没有限定任何意图。应当理解，相同的或等同的功能可以由不同的实施例来实现。

在描述和权利要求中的词语“第一”、“第二”、“第三”、“第四”等(若存在)可以用于区分相似的元件而并不一定描述特定的顺序或时间次序。应当理解，这样使用的词语在适当的情况下是可交换的使得在此所描述的实施例例如能够按照与在此所示出的或另外描述的那些顺序不同的顺序来使用。而且，词语“包括”、“包含”、“具有”及其任何变型，意指包含非排它的包括，使得包括、包含或具有一系列元件的过程、方法、物品或装置并不一定限定于那些元件，而是可以包括没有明确列出的或者该过程、方法、物品或装置所固有的其他元件。

图1是单级RSD A/D转换器的示意性框图。A/D转换器200包括单一(single)多位/单位RSD级210和数字部220。数字部220具有对准与同步块230及校正块240。模拟输入信号(例如，电压)205经由第一开关212t提供给单一多位/单位RSD级210的输入。RSD级210将数字输出信号提供给数字部220。RSD级210还生成经由第一开关212反馈到RSD级的输入的残余电压信号(VR)。第一开关212在其间接收模拟输入信号205的第一周期是闭合的，并且然后在完成将模拟信号转换成数字信号所需要的剩余数量的周期内是断开的。优选地，RSD级210的反馈回路从RSD级的输出直接连接到第一开关212，没有任何诸如比较器那样的中间电路。完成从模拟输入信号到数字输出信号的A/D转换所需的周期数取决于数字输出信号中的位数。由RSD级210输出的数字位被提供给数字部220，在那里它们被对准、被同步并被结合以提供标准格式的二进制输出码。

图1的架构能够实现总电容、面积及功率的显著减小。这是因为，根据示例实施例，单一多位/单位RSD级210开始时被配置以在A/D转换的第一时钟相位(clock phase)期间具有至少2.5位的分辨率，然后被重新配置以在A/D转换的后续时钟相位期间具有1.5位的分辨率。

图2是图1的单一多位/单位RSD级的示例实施例300的示意性框图。RSD级300包括模拟输入信号(VIN)施加于其上的输入端205以及用来有选择地将模拟输入信号(VIN)施加于节点307的第一开关305。RSD级300还包括用来有选择地将残余电压反馈信号(VR)施加于节点307的反馈开关315。

RSD级300还包括分别记为302、304、306、308、310和312的第一、第二、第三、第四、第五和第六比较器。因为RSD级300具有6个比较器，所以它能够实现2.5位的最大分辨率。虽然图3所示的六比较器配置是优选的，但是可替代的实施例可以具有多于6个的比较器。换言之，可替代的实施例可以实现大于2.5位的分辨率。比较器302、304、306、308、310和312各自具有与节点307连接的正输入端。取决于第一开关305和反馈开关315的状态，比较器302、304、306、308、310和312的正输入端接收模拟输入信号或残余电压反馈信号。也就是说，模拟输入信号和残余电压反馈信号中选出的一个通过使用开关305和315输入第一到第六比较器302、304、306、308、310和312的正输入端。优选地，残余电压反馈信号VR经由如图2所示的直接反馈信号通路(即，没有中间电路，例如采样保持电路)提供给比较器302、304、306、308、310和312。

比较器302、304、306、308、310、312各自还具有分别接收第一、第二、第三、第四、第五和第六预定电压信号(例如，VREF1、VREF2、VREF3、VREF4、VREF5和VREF6)的负输入端。第一、第二、第三、第四、第五和第六比较器302、304、306、308、310和312各自将所施加的信号与它们各自的输入端进行比较以生成比较器输出信号。

根据一种示例实施例，RSD级300是可配置的，使得在发生于多个连续的时钟相位内的模拟输入信号的A/D转换过程期间，预定电压信号(VREF1、VREF2、VREF3、VREF4、VREF5和VREF6)的值可以有选择地对于每一个的时钟相位进行改变。例如，在模数转换的第一时钟相位期间，第一、第二、第三、第四、第五和第六预定电压信号(VREF1、VREF2、VREF3、VREF4、VREF5和VREF6)每个都可以各自设置为独特的值。在模数转换的第二及后续的时钟相位期间，第一、第二、第三、第四、第五和第六预定电压信号(VREF1、VREF2、VREF3、VREF4、VREF5和VREF6)中的一些或全部可以改变以具有不同于在前一时钟相位内的值。

根据该示例实施例，在第一时钟相位之后的A/D转换的时钟相位期间，RSD级300使用来自不到全部比较器302、304、306、308、310和312的输出。换言之，对于第一时钟相位之后的时钟相位，由单位/多位RSD级300实现的分辨率相对于第一时钟相位的分辨率被降低。该示例实施例的这些方面将在下面更详细地描述。

第一、第二、第三、第四、第五和第六比较器302、304、306、308、310和312的输出与逻辑电路320连接。在A/D转换过程的时钟相位期间，逻辑电路320能够生成代表模拟输入信号或残余电压反馈信号中选出的一个信号的数字输出信号。在一种示例实施例中，逻辑电路320在A/D转换过程的一个时钟相位期间基于全部比较器302、304、306、308、310、312的输出生成作为数字输出信号的三个原始数字位(D0、D1、D2)。在该示例实施例中，逻辑电路320在A/D转换过程的另一个时钟相位期间基于来自不到全部的比较器302、304、306、308、310、312的输出生成作为数字输出信号的两个原始数字位(D0、D1)。在一种优选的实施例中，三个数字位(D0、D1、D2)在A/D转换过程的第一时钟相位期间生成。在A/D转换的任意时钟相位期间生成的数字位在数字部220中进行对准和同步，并且然后与来自A/D转换的其他时钟相位的数字位或多个数字位结合以形成格式化的二进制输出码。

在A/D转换的时钟相位期间，逻辑电路320还能够基于比较器302、304、306、308、310和312的输出信号中的至少两个输出信号生成高开关控制信号333、中开关控制信号353和低开关控制信号343。

单位/多位RSD级300另外还包括可编程增益/求和元件325。可编程增益/求和元件325接收高开关控制信号333、中开关控制信号353、低开关控制信号343、来自节点307的模拟输入信号和残余电压反馈信号中选出的一个信号、第一参考电压VREFP、第二参考电压VREFM和接地电压作为输入。可编程增益/求和元件325生成残余电压反馈信号VR。虽然一般而言，与可编程增益/求和元件325关联的实际转换函数将取决于特定的设计，但是残余电压反馈信号VR可以认为是两个乘积之和。取决于A/D转换的特定时钟相位，第一乘积是模拟输入信号或之前生成的残余电压反馈信号的值乘上第一增益因子的乘积。第二乘积是所选出的一个参考电压(VREFP、VREFM或0)乘上第二增益因子的乘积。

提供反馈开关315以选择残余电压反馈信号作为到可编程增益/求和元件325以及比较器302、304、306、308、310和312的输入。反馈开关315布置于可编程增益/求和元件325的输出与节点307之间。当反馈开关315为闭合时，第一开关305是断开的从而将残余电压反馈信号输入可编程增益/求和元件325以及比较器302、304、306、308、310和312。当第一开关305为闭合时，反馈开关315是断开的从而将模拟输入信号输入可编程增益/求和元件325以及比较器302、304、306、308、310和312。如以上所讨论的，第一开关305在模拟输入信号转换期间的第一时钟周期内是闭合的，并且第一开关305在转换模拟输入信号的后续周期内是断开的。

图3和4是更详细地示出根据一种示例实施例的图3的多位/单位RSD级300的示意性电路图。图3示出了根据一种示例实施例的子ADC 400，而图4更详细地示出了还可以称为乘法数模转换器(MDAC)325的增益/求和元件325。图2所示的多位/单位RSD级300可以用图3的子ADC 400和图4的MDAC 325来实现。

参考图3，子ADC 400包括接收模拟输入信号(VIN)的输入端205。第一开关305布置于输入端205和第一节点405之间。第一开关305可操作以在第一开关为闭合时有选择地将模拟输入信号施加于第一节点405。反馈开关315布置于第一节点405和第二节点410之间。反馈开关315可操作以在反馈开关为闭合时有选择地将残余电压反馈信号(VR)施加于第一节点405。如以上所讨论的，当第一开关305为闭合时，反馈开关315是断开的；并且当第一开关305为断开时，反馈开关315时闭合的。第一开关305在A/D转换过程的第一时钟相位期间是闭合的，并且反馈开关315在A/D转换过程的后续时钟相位期间是闭合的。

子ADC 400还包括分别记为302、304、306、308、310和312的第一、第二、第三、第四、第五和第六比较器。比较器302、304、306、308、310、312的操作与以上关于图3所描述的操作是相同的。子ADC 400还包括逻辑电路320。逻辑电路320与第一到第六比较器302、304、306、308、310、312连接并且接收来自第一到第六比较器的输出信号。

在A/D转换过程的第一时钟相位期间，逻辑电路320基于第一到第六比较器302、304、306、308、310、312各自的输出信号生成三个原始数字位(D0、D1、D2)。根据该示例实施例，逻辑电路320在A/D转换过程的一个或更多个后续时钟相位期间基于不到全部的比较器302、304、306、308、310、312的输出信号生成两个原始数据位(D0、D1)。逻辑电路还生成用来控制MDAC 325的一些开关的控制信号(h、l、m)。这将在下面更详细地解释。控制信号h、l、m分别对应于图2的高、低和中开关控制信号333、343和353。

图2的可编程增益/求和元件325使用图4的MDAC 325来实现。参考图4，MDAC 325包括运算放大器(op-amp)555，运算放大器606，电容器521、523、525、527和581，以及开关502、504、506、508、512、514、522、524、532、534、536、542、544、546、552、554、556、562、564、572、574、582、584、586、588、590、592、594、601、602、603、604和605，全部这些元件按图4所示的方式来排布。为了完整性起见，在这一点上应当指出，本领域技术人员可以构想出在结构上不同于MDAC 325然而实现同样功能的，实现图2的可编程增益/求和元件325的其他MDAC设计。图4所示的开关可以使用晶体管来实现。

图4所示的电路连接如下所述。在节点501的模拟输入信号分别经由开关502、504、506和508与节点511、513、515、517有选择地连接。在节点503的残余电压反馈信号分别通过开关512、514、522和524与节点511、513、515、517有选择地连接。节点513、515和517分别通过开关532、534和536与预定的高参考电压源(VREFP)有选择地连接。节点513、515和517分别通过开关542、544和546与预定的低参考电压源(VREFM)有选择地连接。节点513、515和517分别通过开关552、554和556与预定的零电压源有选择地连接。节点511通过开关562与节点503有选择地连接。电容器521耦接于节点517和533之间。电容器523耦接于节点515和533之间。电容器525耦接于节点513和531之间。电容器527耦接于节点511和531之间。节点531通过开关590与预定的零电压有选择地连接。节点533通过开关592与预定的零电压有选择地连接。节点531通过开关582与连接节点533有选择地连接。节点531通过开关564、601和603与运算放大器555或运算放大器606的负输入端有选择地连接，而节点533通过开关574、开关601、603与运算放大器555或运算放大器606的负输入端有选择地连接。节点515通过开关572与节点503有选择地连接。运算放大器555或运算放大器606的负输入端通过开关586、601和603与节点583有选择地连接。运算放大器555或606的负输入端通过开关594、601和603与节点503有选择地连接。运算放大器555和606的正输入端与零电压相连。电容器581通过开关588有选择地耦接于节点503和节点583之间。节点503通过开关602和605有选择地耦接至运算放大器555或606的输出。运算放大器606的输出通过开关604有选择地耦接至运算放大器606的正输入端。节点583通过开关584有选择地耦接至预定的零电压。

根据一种示例实施例，在A/D转换过程的一个时钟相位期间，MDAC 325可操作以产生用于模拟输入信号的第一增益因子——四(4)以及用于所选出的一个参考电压(VREFP、VREFM或0)的所选第二增益因子——零、一、二、或三(0、1、2或3)。根据该示例实施例，在A/D转换的后续时钟相位期间，MDAC 325可操作以产生用于残余电压反馈信号的第一增益因子——二(2)以及用于所选出的一个参考电压(VREFP、VREFM或0)的所选第二增益因子——零或一(0或1)。

图4的开关305和315，以及包含于图4的MDAC 325中的开关，控制着多位/单位RSD级300的操作。在下面的段落中将变得明显的是，在MDAC 325中的一些开关使用源自于公共时钟信号的控制信号来控制，而其他开关则由子ADC 400的逻辑电路320所生成的高、低和中开关控制信号(h、l、m)控制。在此并没有更详细地解释与从时钟信号中得出一个或多个控制信号关联的细节，因为它们对于示例实施例的理解并不重要。

在呈现于本节下方的表I的左侧列中列出了在图4的MDAC 325中所包含的全部开关。在表I的右侧列中列出了控制信号。对于呈现在左侧列的行中的每个或每组开关，在右侧列中的对应行包含确定开关或开关组的状态的控制信号或多个控制信号。用于开关590和592的(OR)符号指的是逻辑OR(或)功能。

表I

开关	控制信号
		502、504、506、508	SWVIN
512、514	SWFB1
		522、524	SWFB2
532、534、536	h(来自逻辑电路320)
		542、544、546	l(来自逻辑电路320)
552、554、556	m(来自逻辑电路320)
		562、564	MFB1
572、574	MFB2
		582、584	H_O
586	H_E
		588	H_SH
590	SWVIN(OR)SWFB1
		592	SWVIN(OR)SWFB2
594	重置
		601、602、604	SWVIN(OR)HO
603、605	NOT(SWVIN(OR)HO)

图5是示出可以用来使用图3的子ADC 400和图4的MDAC 325执行示例10位A/D转换的控制信号的示例时序图。图5示出了时钟信号，以及命名于表I中的控制信号，所述时钟信号源自于时钟信号。在图5中，一个时钟周期被定义为在时钟信号的相邻上升沿之间的时间。时钟相位是时钟信号的每个“上升”或“下降”时段。因而，图5示出了来自表II的10个连续的时钟相位或5个时钟周期的控制信号。

呈现于本段下方的表II示出了在图5所示的10个时钟相位的每个时钟相位期间由图5的控制信号控制的全部开关的状态。在表II中，“X”指示所关联的开关或多个开关是闭合的，而条目的缺失则指示所关联的开关或多个开关是断开的。表II使用表I和图5来得出。例如，根据表I，开关592的状态基于逻辑表达式SWVIN OR SWFB2来控制。这些信号可以具有补码并且补码在信号名之前具有“NOT”。图5示出了控制信号SWVIN或控制信号SWFB2在第一、第四、第六和第八时钟相位期间为逻辑“高”状态。因此，表II示出了开关592在第一、第四、第六和第八时钟相位期间是闭合的。其他开关的状态可以按照同样的方式得出。表II因此提供了总结图4所示的开关在图5所示的10个时钟相位期间的状态的便利途经。

表II

图6-14是示出图3的子ADC 400和图4的MDAC 325在使用图5所示的控制信号的示例10位A/D转换的第一到第九时钟相位的配置的简化电路图。图7-15的简化电路图可以使用如表II所总结的开关在10位A/D转换的每个相位期间的状态来获得。因而，图6对应于第一时钟相位，图7对应于第二时钟相位，图8对应于第三时钟相位等，直至对应于第九时钟相位的图14。对应于第十时钟相位的图形被省略了，因为，如同能够在表II中看出的，全部开关都是断开的，结果形成了MDAC 325的一种无意义配置。为了提高清晰性，图4所示出的开关没有一个示出于图6-14的简化电路图中，并且两侧都接地的任一电容器521、523、525、527、581在特定的时钟相位期间没有示出于与该时钟相位对应的附图中。在下面的段落中，将更详细地解释由图3的子ADC 400和图4的MDAC 325所执行的示例10位A/D转换过程。

图6是示出子ADC 400和MDAC 325在示例10位A/D转换过程的第一时钟相位期间的配置的简化电路图。在第一时钟相位期间，开关601、602和604是闭合的并且开关603和605是断开的，这导致运算放大器555是活动的以及运算放大器606被去耦接。当运算放大器被去耦接时还使它掉电以避免使用电流。这可以通过禁用偏压方便地完成。在第一时钟相位期间，模拟输入由MDAC 325和子ADC 400来采样，这使用全部比较器302、304、306、308、310和312的输出以生成给图1的数字部220发送的三位原始数字数据。在第一时钟相位期间，重置信号被确证以闭合图4的开关594，这导致运算放大器555重置。根据其他实施例，运算放大器555可以在任意n位A/D转换过程的第一时钟相位期间重置。

图7是示出子ADC 400和MDAC 325在示例10位A/D转换过程的第二时钟相位期间的配置的简化电路图。在第二时钟相位期间，开关601、602和604是闭合的并且开关603和605是断开的，这导致运算放大器555是活动的以及运算放大器606被去耦接。在第二时钟相位期间，运算放大器555基于来自前面的第一时钟相位的子ADC 400的完整结果来生成残余电压反馈信号VR₁。如以上所解释的，VR₁对于模拟输入信号使用4作为第一增益因子来生成以及对于所选出的一个预定参考电压源(VREFP、VREFM、0)使用2作为第二增益因子来生成。电容器521、523和525基于高、低和中开关控制信号(h、l、m)与预定的高参考电压源(VREFP)、预定的低参考电压源(VREFM)或者预定的零参考电压连接。如以上所解释的，高、低和中控制信号h、l、m确定了MDAC 325的开关532、534、536、542、544、546、552、554、556(图4)的状态。在第二时钟相位期间，残余电压反馈信号VR₁被采样到电容器581之上。注意，在第二时钟相位期间，子ADC400不生成一个或多个原始数字位的数字输出信号。根据其他实施例，子ADC 400在任意n位A/D转换过程的第二时钟相位期间不生成数字输出信号。

图8是示出子ADC 400和MDAC 325在示例10位A/D转换过程的第三时钟相位期间的配置的简化电路图。在第三时钟相位期间，开关601、602和604是断开的并且开关603和605是闭合的，这导致运算放大器606是活动的以及运算放大器555被去耦接。在第三时钟相位期间，在前面的第二时钟相位期间所生成的残余电压反馈信号VR₁被保持并被采样到电容器525和527之上，以及由子ADC 400的比较器302和304来采样。在第三时钟相位期间，第一预定电压信号(VREF1)可以是施加于第一比较器302的负输入端的预定高电压(VH)。在第三时钟相位期间，第二预定电压信号(VREF2)可以是施加于第二比较器304的负输入端的预定低电压(VL)。VH和VL的实际电压值依据处理技术，因为该处理技术可以限定电源电压。但是，在一种示例实施例中，VH为大约1.5伏(V)并且更优选地为大约1.475V，而VL为大约1.2V并且更优选地为大约1.225V。基于来自比较器302、304的输出信号，子ADC 400的逻辑电路320可以生成高、低和中开关控制信号(h、l、m)的新值。子ADC 400还在第三时钟相位的末尾生成给图1的数字部220发送的两个原始数字位。本领域技术人员应当意识到，由单位/多位级300在该时钟相位期间所实现的分辨率仅为1.5位，因为只使用子ADC 400的两个比较器302、304。在第三时钟相位，对分辨率的需要量减少到四分之一。运算放大器606被使用并且运算放大器555被去耦接以利用对分辨率的需要量的减少来节省电力。与运算放大器555相比，运算放大器606具有大约四分之三的电流节省。较低的电流具有与降低大约同样比率的分辨率相同的效果。由于减少了对分辨率的需要量，因而降低功率是可行的。作为开关运算放大器的可选方案，两个放大器在第一和第二时钟相位期间能够并联耦接，其中这两个放大器具有大约3∶1的分辨率比使得存在净四倍(net factor of four)的分辨率。在第三时钟相位，因子为3的运算放大器被去耦接。在存在四分之三的分辨率降低与相应的电流降低中，效果是相同的。预期运算放大器的改变应当使运算放大器操作所消耗的功率降低到至少大约四分之一。另一种实现该至少大约四分之三的电流降低的可能是在第三时钟相位改变运算放大器555的偏压电流以及甚至不具有运算放大器606。

图9是示出子ADC 400和MDAC 325在示例10位A/D转换过程的第四时钟相位期间的配置的简化电流图。在第四时钟相位期间，运算放大器555基于来自前面的第三时钟相位的控制信号(h、l、m)从前一残余电压反馈信号VR₁生成新的残余电压反馈信号VR₂。残余电压反馈信号VR₂被保持并被采样到电容器521和523之上，以及由子ADC400的比较器306、308来采样。在第四时钟相位期间，第三预定电压信号(VREF3)可以是施加于第三比较器306的负输入端的预定高电压(VH)。在第四时钟相位期间，第四预定电压信号(VREF4)可以是施加于第四比较器308的负输入端的预定低电压(VL)。基于来自比较器306、308的输出信号，子ADC 400可以生成高、低和中开关控制信号(h、l和m)的新值。子ADC 400还在第四时钟相位的末尾生成给图1的数字部220发送的两个原始数字位。

图10是示出子ADC 400和MDAC 325在示例10位A/D转换过程的第五时钟相位期间的配置的简化电路图。在第五时钟相位期间，运算放大器555基于来自前面的第四时钟相位的控制信号(h、l、m)从前一残余电压反馈信号VR₂生成新的残余电压反馈信号VR₃。残余电压反馈信号VR₃被保持并被采样到电容器525和527之上，以及由子ADC400的比较器310、312来采样。在第五时钟相位期间，第五预定电压信号(VREF5)可以是施加于第五比较器310的负输入端的预定高电压(VH)。在第五时钟相位期间，第六预定电压信号(VREF6)可以是施加于第六比较器312的负输入端的预定低电压(VL)。基于来自比较器310、312的输出信号，子ADC 400可以生成高、低和中开关控制信号h、l和m的新值。子ADC 400还在第五时钟相位的末尾生成给图1的数字部220发送的两个原始数字位。

图11是示出子ADC 400和MDAC 325在示例10位A/D转换过程的第六时钟相位期间的配置的简化电路图。在第六时钟相位期间，运算放大器555基于来自前面的第五时钟相位的控制信号(h、l、m)从前一残余电压反馈信号VR₃生成新的残余电压反馈信号VR₄。残余电压反馈信号VR₄被保持并被采样到电容器521和523之上，以及由子ADC400的比较器302、304来采样。在第六时钟相位期间，第一预定电压信号(VREF1)可以是施加于第一比较器302的负输入端的预定高电压(VH)。在第六时钟相位期间，第二预定电压信号(VREF2)可以是施加于第六比较器304的负输入端的预定低电压(VL)。基于来自比较器302、304的输出信号，子ADC 400可以生成产生高、低和中开关控制信号(h、l和m)的新值。子ADC 400还在第六时钟相位的末尾生成给图1的数字部220发送的两个原始数字位。

图12是示出子ADC 400和MDAC 325在示例10位A/D转换过程的第七时钟相位期间的配置的简化电流图。在第七时钟相位期间，运算放大器555基于来自前面的第六时钟相位的控制信号(h、l、m)从前一残余电压反馈信号VR₄生成新的残余电压反馈信号VR₅。残余电压反馈信号VR₅被保持并被采样到电容器525和527之上，以及由子ADC400的比较器306、308来采样。在第七时钟相位期间，第三预定电压信号(VREF3)可以是施加于第三比较器306的负输入端的预定高电压(VH)。在第七时钟相位期间，第四预定电压信号(VREF4)可以是施加于第四比较器308的负输入端的预定低电压(VL)。基于来自比较306、308的输出信号，子ADC 400可以生成高、低和中开关控制信号(h、l和m)的新值。子ADC 400还在第七时钟相位的末尾生成给图1的数字部220发送的两个原始数字位，。

图13是示出子ADC 400和MDAC 325在示例10位A/D转换过程的第八时钟相位期间的配置的简化电路图。在第八时钟相位期间，运算放大器555基于来自前面的第七时钟相位的控制信号(h、l、m)从前一残余电压反馈信号VR₅生成新的残余电压反馈信号VR₆。残余电压反馈信号VR₆被保持并被采样到电容器521和523之上，以及由子ADC400的比较器310、312来采样。在第八时钟相位期间，第五预定电压信号(VREF5)可以是施加于第五比较器310的负输入端的预定高电压(VH)。在第八时钟相位期间，第六预定电压信号(VREF6)可以是施加于第六比较器312的负输入端的预定低电压(VL)。基于来自比较器310、312的输出信号，子ADC 400可以生成高、低和中开关控制信号(h、l和m)的新值。子ADC 400还在第八时钟相位的末尾生成给图1的数字部220发送的两个原始数字位。

图14是示出子ADC 400和MDAC 325在示例10位A/D转换过程的第九时钟相位期间的配置的简化电路图。在第九时钟相位期间，运算放大器555基于来自前面的第八时钟相位的控制信号(h、l、m)从前一残余电压反馈信号VR₆生成新的残余电压反馈信号VR₇。残余电压反馈信号VR₇被保持并被采样到电容器527和525之上，以及由子ADC400的比较器302、304、306、308来采样。在第九时钟相位期间，第一和第三预定电压信号(VREF1、VREF3)可以是施加于第一和第三比较器302、306的负输入端的预定高电压(VH)。在第九时钟相位期间，第二和第四预定电压信号(VREF2、VREF4)可以是施加于第二和第四比较器304、308的负输入端的预定低电压(VL)。基于来自比较器302、304、306、308的输出信号，子ADC 400可以生成高、低和中开关控制信号(h、l和m)的新值。子ADC 400还在第九时钟相位的末尾生成给图1的数字部220发送的两个原始数字位。

如以上所解释的，在示例10位A/D转换中从子ADC 400获得的原始数字位在第一时钟相位期间以及在第三到第九时钟相位期间被发送到图1的数字部220。特别地，原始数字位被发送到图1的对准与同步块230，在那里它们被对准并被同步。在示例10位A/D转换过程的第十时钟相位期间，在校正块240中执行数字校正以在第十时钟相位的末尾产生10位二进制字，完成了示例10位A/D转换。该过程然后可以按照以上所描述的方式进行重复以产生第二10位二进制字。敏锐的读者应当意识到，在以上所描述的示例10位A/D转换中从子ADC 400获得的原始数字位的数量实际上大于10位。这种差异的原因是因为在每一个引起原始数字位从子ADC 400输出的时钟相位中，一个原始位是冗余的并且在数字部220中的进一步处理期间被丢弃。因而，在一个时钟相位期间来自子ADC的三个原始数字位产生用于10位A/D转换中的两位，以及在一个时钟相位期间来自子ADC的两个原始数字位产生10位A/D转换中的一位。

根据以上所描述的示例10位A/D转换，需要5个时钟周期来产生10位二进制字。因而，推广到任意n位A/D转换，其中n是偶数，n位二进制字可以在n/2个时钟周期内产生。在可替代的实施例中，可以配置子ADC 400和MDAC 325以在例如第九时钟相位期间产生两个原始数字位，其中该第九时钟相位在上面被描述为产生用于示例10位A/D转换的三个原始数字位。因而，推广到任意n位A/D转换，其中n是奇数，n位二进制字可以在(n+1)/2个时钟周期内产生。在以上所描述的示例10位转换中所使用的时钟周期数并没有显著不同于美国专利No.6,535,157所描述的单一多位A/D转换器所需要的时钟周期数，该单一多位A/D转换器可以在每个时钟周期的一个时钟相位期间产生两个数字位。但是，本领域技术人员应当意识到，因为示例实施例的子ADC 400和MDAC 325能够不断地重新配置以在起始时钟周期之后的时钟周期的每个时钟相位期间产生两个原始数字位，示例实施例能够实现与降低的热噪声、面积和功率同样的性能。

例如，在以上所描述的10位转换中，使用第一时钟周期的第一时钟相位以及第五时钟周期的第九时钟相位以从子ADC 400中产生三个原始数字位。在第一时钟周期的第二时钟相位期间并没有使用子ADC400。但是，在第二到第四时钟周期中，通过在每个时钟相位期间有效地重新配置MDAC 325的电路来执行不同的功能，子ADC 400在每个时钟相位期间都被使用以在每个时钟相位内产生两个原始数字位。因而，根据示例实施例，单一RSD A/D转换级能够在开始时配置以在起始的转换时钟周期期间输出至少三个原始位，然后重新配置以在后续转换时钟周期的每个时钟相位期间输出两个原始位以便以降低的电容、降低的面积以及降低的功率要求来确定A/D转换的剩余位。

根据上文，应当明白的是示例实施例包括能够有选择地重新配置以在A/D转换过程的不同时钟相位或时钟周期期间具有不同的位分辨率的单一RSD级。在以上所描述的特定实施例中，起始的分辨率是2.5位，以及随后的分辨率是1.5位。

以上所描述的示例实施例能够实现与美国专利No.6,535,157所描述的架构相同的采样率及分辨率，但是以上所描述的从第一转换时钟周期的2.5位分辨率级到后续时钟周期的1.5位分辨率级的重新配置使该示例实施例能够做到总电容由于降低的热噪声而降低大约40％，以及面积和功率降低大约25％。

图15是示出在根据一种示例实施例的方法中所包含的几个示例过程的流程图。参考图15，根据一种示例实施例的方法1600从过程1610开始。过程1610包括在模拟信号的A/D转换的第一时钟相位期间以单一RSD级生成至少三位原始数字数据。过程1620在过程1610之后发生，并且包括在A/D转换的第二时钟相位期间以同样的单一RSD级生成两位数字数据。

虽然图15所示出的过程1610和1620的顺序是优选的，但是可替代的实施例可以改为颠倒该顺序，将过程1620布置于过程1610之前。在可替代的实施例中，还可以有至少一个在模拟信号的A/D转换的第一时钟相位与第二时钟相位之间的中间时钟相位。换言之，过程1620的第二时钟相位不一定在过程1610的第一时钟相位之后立即发生。还应当意识到，过程1610的第一时钟相位不需要是任意特定的A/D转换过程在顺序上的第一时钟相位，尽管这是优选的。

因而，应当看出，功率节省通过在分辨率降低时降低MDAC内的放大器的电流来实现。对于样本到数字信号的给定转换，放大器具有电流需要量相对较高的起始分辨率并且然后在分辨率要求降低的同时切换至电流需要量较低的较低分辨率。这是在样本到数字信号的给定转换期间的一次性改变。

应当明白知道，适用于将模拟输入信号转换成数字输出信号的转换器已经被公开。转换器包括用于接收模拟输入信号的模拟输入端。转换器包括与模拟输入端耦接的冗余符号数(RSD)级。RSD级被配置为在模拟输入端接收模拟输入信号，在第一时钟周期的前半周期期间从模拟输入信号中于数字输出产生第一数量的位，在第一时钟周期的第二半周期期间于模拟输入端提供模拟输入信号的残余反馈信号以及在第二时钟周期的第一半周期期间从残余反馈信号中于数字输出产生第二数量的位，第二数量的位小于第一数量的位。转换器包括与数字输出耦接的数字部，该数字部被配置为对第一数量的位和第二数量的位执行数字对准和校正以生成数字输出信号。转换器还可以包括可操作以产生残余反馈信号的乘法数模转换器(MDAC)以及子模数转换器(子ADC)，其中该子模数转换器可操作以基于模拟输入信号产生第一数量的位以及可操作以基于残余反馈信号产生第二数量的位。转换器还可以包括与模拟输入端耦接的并且被配置为将残余反馈信号与多个预定电压进行比较的多个比较器以及与该多个比较器耦接的并且被配置为基于至少第一组比较器的输出生成第一数量的位的逻辑电路，该逻辑电路还被配置为基于至少第二组比较器的输出生成第二数量的位，第二组比较器是第一组比较器的子集。转换器还可以包括可操作以产生残余反馈信号的运算放大器(op-amp)、与第一节点耦接的第一电容器、与第一节点耦接的第二电容器、与第二节点耦接的第三电容器、与第二节点耦接的第四电容器、耦接于运算放大器的输入与第一节点之间的第一开关以及耦接于运算放大器的输入与第二节点之间的第二开关。转换器还包括耦接于第一节点和第二节点之间的第三开关。转换器的特征还可以在于RSD级还被配置为在第二时钟周期的第二半周期期间产生第三数量的位，第三数量等于第二数量。转换器的特征还可以在于第一数量是3以及第二数量是2。

同样被公开的是循环冗余符号数(RSD)模数(A/D)转换器。转换器包括用于接收模拟输入信号的输入端。转换器包括连接于输入端和第一节点之间的第一开关，第一开关可操作以将模拟输入信号施加于第一节点。转换器包括连接于第一节点和第二节点之间的第二开关，第二开关可操作以将残余电压反馈信号施加于第一节点，第一开关可操作以在第二开关为断开时是闭合的，第二开关可操作以在第一开关为断开时是闭合的。转换器包括具有与第二节点连接的输出端的运算放大器，运算放大器可操作以生成残余电压反馈信号并且将它施加于第二节点。转换器包括比较器，每个比较器具有与第一节点耦接的第一输入和输出，每个比较器可操作以将模拟输入信号和残余电压反馈信号中选出的一个信号与预定电压信号进行比较。转换器包括与比较器的输出耦接的逻辑电路，该逻辑电路可操作以在A/D转换的第一时钟相位期间生成第一数字输出信号并且可操作以在A/D转换的第二时钟相位期间生成第二数字输出信号，第一数字输出信号基于来自第一组比较器的输出，第二数字输出信号基于来自第二组比较器的输出。转换器的特征还可以在于第一数字输出信号包括三个数字位，第二数字输出信号包括两个数字位。转换器的特征还可以在于第二时钟相位在第一时钟相位之后，以及其中在第一时钟相位和第二时钟相位之间有至少一个中间时钟相位。转换器的特征还可以在于第二组比较器是第一组比较器的子集。比较器的特征还可以在于第一数字输出信号包括三个数字位以及第二数字输出信号包括两个数字位。转换器的特征还可以在于A/D转换的时钟周期包括第一时钟相位和第二时钟相位。

同样被公开的是一种用于在多个时钟周期期间使用模数(A/D)转换器的单一冗余符号数(RSD)级将模拟输入信号转换成多个数字位的方法。方法包括接收模拟输入信号。方法包括在一个时钟周期期间于第一分辨率下产生第一数量的多个数字位以及在另一个时钟周期期间于第二分辨率下产生第二数量的多个数字位。方法的特征还可以在于产生第一数量的数字位和第二数量的数字位包括步骤：在第一时钟周期的第一半周期期间由模拟输入信号产生第一数量的数字位，在第一时钟周期的第二半周期期间由模拟输入信号产生第一残余电压，以及在第二时钟周期的第一半周期期间由第一残余电压产生第二数量的数字位。方法的特征还可以在于第一分辨率为至少2.5位，以及其中第二分辨率小于第一分辨率。方法的特征还可以在于第二分辨率为1.5位。方法的特征还可以在于第二时钟周期的第一半周期在第二时钟周期的第二半周期之后发生。方法还包括在第二时钟周期的第二半周期期间由第一残余电压产生第二残余电压的步骤。方法还包括在第二时钟周期的第二半周期期间由第二残余电压于第二分辨率下产生第三数量的数字位的步骤。

基于以上所描述的有限数量的示例实施例，对本领域技术人员而言应当明显的是，存在着并入了与所描述的示例实施例关联的一个或更多个发明原理的许多其他实施例。在下面的段落中，将给出关于示例的、非限制性的实施例的更多描述。

虽然在上面的详细描述中已经给出了至少一种示例实施例，但是应当意识到，存在着大量的变化，尤其是关于器件类型和材料的选择以及过程的顺序的。还应当强调的是，以上所描述的示例实施例只是示例，而不是要以任何方式来限定范围、适用性或配置。相反，关于示例实施例的详细描述给本领域技术人员提供了用于实现示例实施例所包含的发明原理的便利的路线图。本发明人认为本发明的主题包括在此所公开的各种元件、特征、功能和/或性质的所有组合和子组合。还应当理解，在不脱离所附的权利要求及其法定等同物所阐明的范围的情况下可以在元件的功能和布置方面进行各种改变。

Claims

1.一种适用于将模拟输入信号转换成数字输出信号的转换器，包括：

用于接收所述模拟输入信号的模拟输入端；

与所述模拟输入端耦接的冗余符号数RSD级，所述RSD级被配置为：

在所述模拟输入端接收所述模拟输入信号；

在第一时钟周期的第一半周期期间根据所述模拟输入信号于数字输出处产生第一数量的位；

在所述第一时钟周期的第二半周期期间于模拟输入端提供所述模拟输入信号的残余反馈信号；以及

在第二时钟周期的第一半周期期间根据所述残余反馈信号于所述数字输出处产生第二数量的位，所述第二数量的位小于所述第一数量的位；以及

与所述数字输出耦接的数字部，所述数字部被配置为对所述第一数量的位和所述第二数量的位执行数字对准和校正以生成所述数字输出信号。

2.根据权利要求1所述的转换器，所述RSD级包括：

可操作以产生所述残余反馈信号的乘法数模转换器MDAC；以及

可操作以基于所述模拟输入信号产生所述第一数量的位以及可操作以基于所述残余反馈信号产生所述第二数量的位的子模数转换器。

3.根据权利要求2所述的转换器，所述子模数转换器包括：

与所述模拟输入端耦接的并且被配置为将所述残余反馈信号与多个预定电压进行比较的多个比较器；以及

与所述多个比较器耦接的并且被配置为至少基于来自第一组比较器的输出生成所述第一数量的位的逻辑电路，所述逻辑电路还被配置为至少基于来自第二组比较器的输出生成所述第二数量的位，所述第二组比较器是所述第一组比较器的子集。

4.根据权利要求3所述的转换器，所述MDAC包括：

可操作以产生所述残余反馈信号的运算放大器；

与第一节点耦接的第一电容器；

与所述第一节点耦接的第二电容器；

与第二节点耦接的第三电容器；

与所述第二节点耦接的第四电容器；

耦接于所述运算放大器的输入与所述第一节点之间的第一开关；以及

耦接于所述运算放大器的所述输入与所述第二节点之间的第二开关。

5.根据权利要求4所述的转换器，所述MDAC还包括耦接于所述第一节点和所述第二节点之间的第三开关。

6.根据权利要求1所述的转换器，其中所述RSD级还被配置为在所述第二时钟周期的第二半周期期间产生第三数量的位，所述第三数量等于所述第二数量。

7.根据权利要求6所述的转换器，其中所述第一数量是3以及所述第二数量是2。

8.一种循环冗余符号数RSD模数A/D转换器，包括：

用于接收模拟输入信号的输入端；

连接于所述输入端和第一节点之间的第一开关，所述第一开关可操作以将所述模拟输入信号施加于所述第一节点；

连接于所述第一节点和第二节点之间的第二开关，所述第二开关可操作以将残余电压反馈信号施加于所述第一节点，所述第一开关可操作以在所述第二开关为断开时是闭合的，所述第二开关可操作以在所述第一开关为断开时是闭合的；

具有与所述第二节点连接的输出端的运算放大器，所述运算放大器可操作以生成所述残余电压反馈信号并且将它施加于所述第二节点；

多个比较器，每个比较器具有与所述第一节点耦接的第一输入和输出，每个所述比较器可操作以将所述模拟输入信号和所述残余电压反馈信号中选出的一个信号与预定电压信号进行比较；以及

与所述比较器的所述输出耦接的逻辑电路，所述逻辑电路可操作以在A/D转换的第一时钟相位期间生成第一数字输出信号并且可操作以在所述A/D转换的第二时钟相位期间生成第二数字输出信号，所述第一数字输出信号基于第一组所述比较器的所述输出，所述第二数字输出信号基于第二组所述比较器的所述输出。

9.根据权利要求8所述的循环RSD A/D转换器，所述第一数字输出信号包括三个数字位，所述第二数字输出信号包括两个数字位。

10.根据权利要求9所述的循环RSD A/D转换器，其中所述第二时钟相位在所述第一时钟相位之后，以及其中在所述第一时钟相位和所述第二时钟相位之间有至少一个中间时钟相位。

11.根据权利要求9所述的循环RSD A/D转换器，其中所述第二组比较器是所述第一组比较器的子集。

12.根据权利要求8所述的循环RSD A/D转换器，所述第一数字输出信号包括三个数字位，所述第二数字输出信号包括两个数字位。

13.根据权利要求12所述的循环RSD A/D转换器，其中所述A/D转换的时钟周期包括所述第一时钟相位和所述第二时钟相位。

14.一种用于在多个时钟周期期间使用模数A/D转换器的单一冗余符号数RSD级将模拟输入信号转换成多个数字位的方法，所述方法包括以下步骤：

接收所述模拟输入信号；以及

在一个所述时钟周期期间于第一分辨率下产生第一数量的所述多个数字位以及在另一个所述时钟周期期间于第二分辨率下产生第二数量的所述多个数字位。

15.根据权利要求14所述的方法，其中产生所述第一数量的数字位和所述第二数量的数字位包括以下步骤：

在第一时钟周期的第一半周期期间由所述模拟输入信号产生所述第一数量的数字位；

在所述第一时钟周期的第二半周期期间由所述模拟输入信号产生第一残余电压；以及

在第二时钟周期的第一半周期期间由所述第一残余电压产生所述第二数量的数字位。

16.根据权利要求14所述的方法，其中所述第一分辨率为至少2.5位，以及其中所述第二分辨率小于所述第一分辨率。

17.根据权利要求16所述的方法，其中所述第二分辨率为1.5位。

18.根据权利要求15所述的方法，其中所述第二时钟周期的所述第一半周期在所述第二时钟周期的所述第二半周期之后发生。

19.根据权利要求15所述的方法，还包括在所述第二时钟周期的第二半周期期间由所述第一残余电压产生第二残余电压的步骤。

20.根据权利要求19所述的方法，还包括在所述第二时钟周期的所述第二半周期期间由所述第二残余电压于所述第二分辨率下产生第三数量的数字位的步骤。