CN104617955B - Sar adc的采样保持电路 - Google Patents

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Abstract

本发明公开了一种SAR ADC的采样保持电路，采样保持电路的每一通道包括：单元重复排列的采样电容阵列，采样电容连接到比较器的反相输入端；第三开关连接在采样电容的上极板和比较器的输出端之间；第四开关和第一开关连接在正参考电压和采样电容的下极板之间；第五开关和第二开关连接在负参考电压和采样电容的下极板之间；输入模拟信号通过第六开关连接到第四开关和第一开关的连接点以及通过第七开关连接到第五开关和第二开关的连接点；采样期间，第六开关、第七开关、第一开关和第二开关闭合；量化期间，第四开关和第五开关闭合，第三开关、第六开关和第七开关，第一和二开关由SAR逻辑控制信号控制闭合或打开。本发明能减小芯片面积。

Description

SAR ADC的采样保持电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种逐次逼近寄存器型(SAR)模拟数字转换器(ADC)的采样保持电路。
背景技术
如图1所示，是现有SAR ADC的采样保持电路图；现有SAR ADC的采样保持电路的一个通道包括：PMOS开关PS101和PS102，CMOS开关CS101和CS102，NMOS开关NS101、NS102和NS103。CMOS开关CS101为正参考电压VREFP的选通开关；PMOS开关PS102和NMOS开关NS103为输入通道的输入模拟信号VIN的选通开关；NMOS开关NS101为负参考电压VREFN的选通开关；PMOS开关PS101闭合时电容C101的下级板Y接正参考电压VREFP；CMOS开关CS102闭合时电容C101的下级板Y接输入电压VIN；NMOS开关NS102闭合时电容C101的下级板Y接负参考电压VREFN；开关S101闭合时电容C101的上极板X虚地；同一时刻开关PS101、CS102和NS102最多只能有一个开关闭合。
开关PS101、CS102和NS102和电容C101组成以采样电容单元结构101，由多个这样的采样电容单元结构组成采样电容阵列，也即不同采样电容单元结构的电容C101的大小一般设置为不同，但是连接方式都相同，多个采样电容单元结构的电容C101并联后能使整个采样电容阵列的电容大小得到方便调节。比较器102的反相输入端连接开关CS101的上极板X，比较器102的输出端连接到逐次逼近寄存器103，所述比较器的正相输入端接地。
如图2所示，是图1的采样期的状态图；采样期时，开关CS101、NS101、PS102、NS103、CS102和S101闭合，其他开关打开。输入模拟信号VIN被电容C101采样。
如图3所示，是图1的量化期的状态图；量化期时，开关CS101和NS101闭合，PS101和NS102由SAR逻辑控制信号控制闭合或打开，其他开关打开。被采样的输入模拟信号VIN被逐级量化为数字信号。
时间常数由开关电阻和采样电容决定：τ＝RC；而时间常数限制了SAR ADC的采样和转换速率，希望有尽可能小的时间常数，失配(Mismatch)限制了电容值不能太小，减小开关电阻就得使用大的面积，开关的面积在整个SAR ADC中占有很大的比例。
发明内容
本发明所要解决的技术问题是提供一种SAR ADC的采样保持电路，能节省芯片面积。
为解决上述技术问题，本发明提供的SAR ADC的采样保持电路的每一通道包括：
采样电容阵列，所述采样电容阵列由多个重复排列的采样电容单元组成，各所述采样电容单元都包括一个采样电容以及和该采样电容的下极板连接的第一开关和第二开关。
所述采样电容的上极板连接到比较器的反相输入端，所述比较器的正相输入端接地。
第三开关连接在所述采样电容的上极板和所述比较器的输出端之间。
第四开关和第一开关依次连接在正参考电压和所述采样电容的下极板之间。
第五开关和第二开关依次连接在负参考电压和所述采样电容的下极板之间。
输入模拟信号通过第六开关连接到所述第四开关和所述第一开关的连接点，所述输入模拟信号通过第七开关连接到所述第五开关和所述第二开关的连接点。
采样期间，所述第六开关、所述第七开关、所述第一开关和所述第二开关闭合使所述输入模拟信号连接到所述采样电容的下极板，所述第三开关闭合使所述采样电容的上极板接虚地，所述第四开关和所述第五开关打开。
量化期间，所述第四开关和所述第五开关闭合，所述第三开关、所述第六开关和所述第七开关打开，所述第一开关和所述第二开关由SAR逻辑控制信号控制闭合或打开。
进一步的改进是，所述第四开关为CMOS开关。
进一步的改进是，所述第一开关为PMOS开关。
进一步的改进是，所述第五开关为NMOS开关。
进一步的改进是，所述第二开关为NMOS开关。
进一步的改进是，所述第六开关为PMOS开关。
进一步的改进是，所述第七开关为NMOS开关。
进一步的改进是，所述比较器的输出端连接到逐次逼近寄存器。
进一步的改进是，各所述采样电容单元的采样电容的大小不同。
本发明的第一开关和第二开关能够在采样期间和量化期间复用，相对于现有结构本发明的每一个通道的一个采样电容单元能节省一个开关如CMOS开关，每一通道的整个采样电容阵列则能节省多个开关，开关数量的减少能减少芯片面积，芯片的面积的减少有利于增加各单个开关的面积以减小开关电阻，从而减少时间常数，提高SARADC的采样和转换速率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有SAR ADC的采样保持电路图；
图2是图1的采样期的状态图；
图3是图1的量化期的状态图；
图4是本发明实施例SAR ADC的采样保持电路图；
图5是图4的采样期的状态图；
图6是图4的量化期的状态图。
具体实施方式
如图4所示，是本发明实施例SAR ADC的采样保持电路图；本发明实施例SAR ADC的采样保持电路的每一通道包括：
采样电容阵列，所述采样电容阵列由多个重复排列的采样电容单元1组成，各所述采样电容单元1都包括一个采样电容C1以及和该采样电容C1的下极板连接的第一开关PS1和第二开关NS2。不同采样电容单元1的采样电容C1的大小一般设置为不同，但是连接方式都相同，多个采样电容单元1的采样电容C1并联后能使整个采样电容阵列的电容大小得到方便调节。
所述采样电容C1的上极板即节点X连接到比较器2的反相输入端，所述比较器2的正相输入端接地。
第三开关S1连接在所述采样电容C1的上极板和所述比较器2的输出端之间。
第四开关CS1和第一开关PS1依次连接在正参考电压VREFP和所述采样电容C1的下极板即节点Y之间。
第五开关NS1和第二开关NS2依次连接在负参考电压VREFN和所述采样电容C1的下极板之间。
输入模拟信号VIN通过第六开关PS2连接到所述第四开关CS1和所述第一开关PS1的连接点，所述输入模拟信号VIN通过第七开关NS3连接到所述第五开关NS1和 所述第二开关NS2的连接点。
所述第四开关CS1为CMOS开关，所述第一开关PS1为PMOS开关，所述第五开关NS1为NMOS开关，所述第二开关NS2为NMOS开关，所述第六开关PS2为PMOS开关，所述第七开关NS3为NMOS开关，所述比较器2的输出端连接到逐次逼近寄存器3。
如图4中的采样电容单元1由所述第一开关PS1、所述第二开关NS2和所述采样电容C1组成。由多个采样电容单元1重复排列形成采样电容阵列，由于不同的采样电容单元1除采样电容大小设置不同之外、其它都相同，故图4中仅列出了一个采样电容单元1的结构。
如图5所示，是图4的采样期的状态图；采样期间，所述第六开关PS2、所述第七开关NS3、所述第一开关PS1和所述第二开关NS2闭合使所述输入模拟信号VIN连接到所述采样电容C1的下极板，所述第三开关S1闭合使所述采样电容C1的上极板接虚地，所述第四开关CS1和所述第五开关NS1打开。采样期间，所述输入模拟信号VIN被所述采样电容C1采样。
如图6所示，是图4的量化期的状态图；量化期间，所述第四开关CS1和所述第五开关NS1闭合，所述第三开关S1、所述第六开关PS2和所述第七开关NS3打开，所述第一开关PS1和所述第二开关NS2由SAR逻辑控制信号控制闭合或打开。被采样的输入模拟信号VIN被逐级量化为数字信号。
本发明实施例通过逻辑控制信号，在采样期和量化期复用开关PS1和NS2，实现采样和量化的功能，相对于图1所示的现有结构中各采样单元结构在采样期和量化期需采用3个开关即开关PS101、CS102和NS102分别实现信号VREFP、VREFN和VIN的输入，本发明每一个采样单元结构1中能节省一个CMOS开关CS102，每一通道的整个采样电容阵列则能节省多个开关，由于CMOS开关CS102每一个通道中都需要单独采用，通道数越多，减少的面积也越多。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (9)

1.一种SAR ADC的采样保持电路，其特征在于，采样保持电路的每一通道包括：
采样电容阵列，所述采样电容阵列由多个重复排列的采样电容单元组成，各所述采样电容单元都包括一个采样电容以及和该采样电容的下极板连接的第一开关和第二开关；
所述采样电容的上极板连接到比较器的反相输入端，所述比较器的正相输入端接地；
第三开关连接在所述采样电容的上极板和所述比较器的输出端之间；
第四开关和第一开关依次连接在正参考电压和所述采样电容的下极板之间；
第五开关和第二开关依次连接在负参考电压和所述采样电容的下极板之间；
输入模拟信号通过第六开关连接到所述第四开关和所述第一开关的连接点，所述输入模拟信号通过第七开关连接到所述第五开关和所述第二开关的连接点；
采样期间，所述第六开关、所述第七开关、所述第一开关和所述第二开关闭合使所述输入模拟信号连接到所述采样电容的下极板，所述第三开关闭合使所述采样电容的上极板接虚地，所述第四开关和所述第五开关打开；
量化期间，所述第四开关和所述第五开关闭合，所述第三开关、所述第六开关和所述第七开关打开，所述第一开关和所述第二开关由SAR逻辑控制信号控制闭合或打开。
2.如权利要求1所述的SAR ADC的采样保持电路，其特征在于：所述第四开关为CMOS开关。
3.如权利要求1所述的SAR ADC的采样保持电路，其特征在于：所述第一开关为PMOS开关。
4.如权利要求1所述的SAR ADC的采样保持电路，其特征在于：所述第五开关为NMOS开关。
5.如权利要求1所述的SAR ADC的采样保持电路，其特征在于：所述第二开关为NMOS开关。
6.如权利要求1所述的SAR ADC的采样保持电路，其特征在于：所述第六开关为PMOS开关。
7.如权利要求1所述的SAR ADC的采样保持电路，其特征在于：所述第七开关为NMOS开关。
8.如权利要求1所述的SAR ADC的采样保持电路，其特征在于：所述比较器的输出端连接到逐次逼近寄存器。
9.如权利要求1所述的SAR ADC的采样保持电路，其特征在于：各所述采样电容单元的采样电容的大小不同。
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