CN103873061A

CN103873061A - 采样保持电路

Info

Publication number: CN103873061A
Application number: CN201210533640.XA
Authority: CN
Inventors: 王梓
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-12-12
Filing date: 2012-12-12
Publication date: 2014-06-18
Anticipated expiration: 2032-12-12
Also published as: CN103873061B

Abstract

本发明公开了一种采样保持电路，包括：采样保持主体电路，其中包括采样电容和比较器；采样保持开关电路，其中包括第一开关、第二开关和第三开关；电路输入电压通过第二开关接到采样电容的下极板，共模电压通过相互并联的第一开关及第三开关接到采样电容的上极板，采样电容的上极板接到比较器的负输入端，在比较器的正输入端存在一个失调电压，比较器的输出端作为电路输出端。本发明能有效降低开关沟道电荷和时钟馈通效应。

Description

采样保持电路

技术领域

本发明涉及一种半导体集成电路制造工艺电路，特别是涉及一种采样保持电路。

背景技术

如图1所示，为传统的采样保持电路的结构，包括采样保持主体电路，其中包括采样电容C和比较器A1，采样保持开关电路，其中包括开关S1、开关S2；电路输入电压Vin通过开关S2接到采样电容C的下极板，共模电压VCM通过开关S1接到采样电容C的上极板，采样电容C的上极板接到比较器A1的负输入端，输出电压Vx作为比较器A1的输入电压；在比较器A1的正输入端存在一个失调电压Voff。比较器A1的输出端作为电路输出Vout。其中Cp为寄生电容。在模拟数字转换器(ADC)的采样过程中，全部开关处于导通状态，二氧化硅与硅的界面存在沟道；当采样过程结束时，全部开关断开，沟道电荷会通过源端和漏端流出。流到电容C的下极板的电荷会被信号源吸收，不会引起误差，流到共模电压端的电荷会被采样电容吸收，这就给存储在采样电容上的电压值带来误差；同时，开关断开时，通过其栅漏或栅源交叠电容将时钟跳变耦合到采样电容上；这两个误差可以看做一个误差源叠加在比较器的输入端，引起ADC精度的偏差。

发明内容

本发明所要解决的技术问题是提供一种采样保持电路，能有效降低沟道电荷和时钟馈通效应。

为解决上述技术问题，本发明提供的一种采样保持电路，包括：

采样保持主体电路，其中包括采样电容和比较器；

采样保持开关电路，其中包括第一开关、第二开关和第三开关；

电路输入电压通过第二开关接到采样电容的下极板，共模电压通过相互并联的第一开关及第三开关接到采样电容的上极板，采样电容的上极板接到比较器的负输入端，在比较器的正输入端存在一个失调电压，比较器的输出端作为电路输出端。

进一步的，所述第一开关及所述第二开关的尺寸为最小工艺尺寸的10倍。

进一步的，所述第三开关的尺寸为最小工艺尺寸。

一种操作方法，其特征在于，包括首先断开所述第一开关，经过一段时间延迟，其沟道电荷通过第三开关泄放完成，然后再断开第三开关，最后断开第二开关。

本发明的采样保持电路，通过增加一个等于或近似等于最小尺寸的开关，同时增大一点时序延迟，有效降低开关沟道电荷和时钟馈通效应。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是传统的采样保持电路结构示意图；

图2是本发明的采样保持电路结构示意图；

图3是本发明开关通断时序图。

具体实施方式

为使贵审查员对本发明的目的、特征及功效能够有更进一步的了解与认识，以下配合附图详述如后。

如图2所示，本发明的采样保持电路结构包括采样保持主体电路，其中包括采样电容C和比较器A1；采样保持开关电路，其中包括第一开关S1、第二开关S2和第三开关S1d；电路输入电压Vin通过第二开关S2接到采样电容C的下极板，共模电压VCM通过相互并联的第一开关S1及第三开关S1d接到采样电容C的上极板，采样电容C的上极板接到比较器A1的负输入端，其输出电压Vx作为比较器A1的输入电压；在比较器A1的正输入端存在一个失调电压Voff，比较器A1的输出端作为电路输出端Vout。其中Cp为寄生电容。

如图3所示，为本发明各开关通断时序图，其中Φ1，Φ2和Φ1d分别代表第一开关S1、第二开关S2及第三开关S1d，1代表开关通，0代表开关断开。

如图2、图3所示，本发明采样保持电路的工作原理为：在采样过程中，第一开关S1、第二开关S2及第三开关S1d导通，则采样电容C两端的电压差为Vin-VCM；

当采样过程结束时，由于开关沟道电荷和MOS晶体管的栅源之间的寄生电容(Cgs)及栅漏之间的寄生电容(Cgd)的影响，其产生的误差为：

\frac{ΔQ}{C + Cp} + VCK \frac{WCov}{WCov + C + Cp}

其中ΔQ为沟道电荷，C为采样电容，Cp为寄生电容，VCK为时钟阶跃幅值，W为开关的宽度(Width)，Cov为单位宽度的交叠电容。

由于电路开始采样时，共模电压VCM的建立需要一定的时间，因此，对开关的电阻有一定的限定，即第一开关S1和第二开关S2的尺寸足够大(可以达到最小工艺尺寸的10倍甚至更大)，以实现足够小的开关电阻来建立共模电压；但大尺寸的开关则带来很大的沟道电荷和大的寄生电容，相应的误差也增大；

因此，本发明将第三开关S1d加入，与第一开关S1并联，S1d的尺寸可以取为最小工艺尺寸，则其导通时产生的沟道电荷最小，同时寄生电容最小；

同时，需要产生先后时序，即S1先断开，经过一段时间延迟(延迟时间根据实际情况确定)，其沟道电荷通过S1d泄放完成，则S1的影响几乎可以忽略不计，然后再断开S1d，由于其尺寸等于或近似等于最小尺寸，故S1d的影响非常的小，因此，产生的沟道电荷和时钟馈通效应几乎对VCM的精度没有影响。之后，开关S2断开，对电容两端的电荷没有影响(此处采用下极板采样技术)，其误差不予考虑。

即通过增加一个尺寸等于或近似等于最小尺寸的开关，同时增大一点时序延迟，则可以得到传统误差的十分之一的精度的采样电路。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims

1.一种采样保持电路，其特征在于，包括：

采样保持主体电路，其中包括采样电容和比较器；

2.如权利要求1所述的采样保持电路，其特征在于，所述第一开关及所述第二开关的尺寸为最小工艺尺寸的10倍。

3.如权利要求1所述的采样保持电路，其特征在于，所述第三开关的尺寸为最小工艺尺寸。

4.一种如权利要求1所述电路的操作方法，其特征在于，包括首先断开所述第一开关，经过一段时间延迟，其沟道电荷通过第三开关泄放完成，然后再断开第三开关，最后断开第二开关。