CN103297049B - 数模转换器动态校正装置 - Google Patents

Abstract

本发明提供一种数模转换器动态校正装置，附加于电流舵数模转换器的输入、输出之间，包括延迟电路、校正电流产生器、电流开关和逻辑控制电路。由延迟电路、校正电流产生器和电流开关形成的校正通道，其层数可根据校正精度灵活设定。本发明中的数模转换器动态校正方法：校正准备阶段，对毛刺采样、转换成校正信息并存储；正常工作阶段读取校正信息，输出电流脉冲对毛刺信号补偿。本发明利用多路校正电流脉冲叠加，逐次分时段对数模转换器输出电流进行校正，补偿、抵消输出电流毛刺，解决了毛刺导致动态性能过低的技术问题，本发明不改变数模转换器内部结构；在提高电路动态性能同时，对电路速度、精度影响小，使用范围广泛。

Description

数模转换器动态校正装置

技术领域

本发明涉及混合信号集成电路技术领域，尤其涉及电流舵型数模转换器的动态特性，具体是一种数模转换器动态校正装置。

背景技术

数模转换器用于将数字信号转换为模拟信号，被广泛应用于现代通信及信号处理技术领域。近年来，由于对系统的处理速度和精度的要求不断提高，使得数模转换器必须实现更快的转换速度和更高的转换精度。

电流舵型数模转换器是目前应用最广泛的高速高精度数模转换器，其一般包括译码电路、锁存器电路、电流开关和电流源阵列，电流开关根据输入数字信号决定输出电流的方向，实现输入数字信号到输出模拟信号的转换。然而由于电路速度提升，电流源寄生效应、开关控制信号的时钟抖动、时钟馈通以及电流源、开关失配等非理想因素使得输出电流随数字输入信号变化时产生过冲、毛刺(如图1)，引入谐波失真，尤其是低次谐波分量的升高使得电路的无杂散动态范围(SFDR)和有效位数减小，降低了数模转换器的动态性能。

对于所述毛刺对电路的影响，传统方法主要是改进电流舵型数模转换器内部结构，减小所述非理想效应，实现对毛刺的控制、减弱。然而，诸多非理想效应之间以及电路速度、精度、面积、功耗等因素存在相互的制约关系和折衷考虑，在降低毛刺影响的同时，很难保证电路其他特性不受到影响；同时对环境变化的适应性较差。

由上可见，由于电流舵型数模转换器中毛刺的影响，降低了电路的动态性能。作为通信及信号处理系统中的重要组成部分，传统的电流舵型数模转换器无法满足越来越高的精度和速度要求。

发明内容

本发明的目的在于克服传统数模转换器所受内部因素的制约和外部环境的影响下动态特性较差的缺陷，提供一种数模转换器动态校正装置，附加于数模转换器两端，能够抑制输出毛刺，从而提高数模转换器的动态特性。

本发明首先是一种数模转换器动态校正装置，对电流舵型数模转换器进行动态校正，本发明的校正装置附加于电流舵数模转换器的输入、输出端之间；该校正装置包括延迟电路、校正电流产生器、电流开关和逻辑控制电路；其中，待处理的数字信号在接入数模转换器的同时，还接至校正装置中延迟电路的输入端，延迟电路的输入、输出端分别接校正电流产生器的行、列地址输入端，校正电流产生器的电流输出端接电流开关的输入端，电流开关的两个输出端分别接数模转换器的输出端和地，同时，数模转换器的输出端接校正电流产生器的电压采样输入端，逻辑控制电路分别接电流开关的控制端和校正电流产生器的使能、时钟输入端。其中的延迟电路、校正电流产生器和电流开关组成校正通道，其特征在于，校正通道为多层通道。多层校正通道逐次分时段对电流舵型数模转换器的输出电流进行校正；其中，除第一层校正通道外，前一层校正通道中延迟电路的输出端接后一层校正通道中延迟电路的输入端，其他连接关系相同；校正通道层数的选择，基于校正精度、待校正数模转换器的性能以及校正装置的电路复杂度、存储器容量等，也是本发明灵活性的体现。在保证校正精度要求的同时，避免过高的电路复杂度、面积和功耗。

本发明的实现还在于：延迟电路的输入信号或为整个数字输入信号或为最高有效位输入信号，两种方案基于校正精度、待校正数模转换器的性能以及校正装置电路复杂度、存储器容量等，也是本发明灵活性的体现。延迟电路的输入、输出信号即校正通道的行、列地址信号；延迟电路的延迟时间决定各校正通道输出的校正电流脉冲的时间。

本发明的实现还在于：校正电流产生器在接收延迟电路的行、列地址信号的同时还完成对数模转换器输出电压的采样，转换为校正信息存储在存储器内，并最终产生校正电流；校正电流产生器包括辅助模数转换器、地址译码器、存储器和多路电流选择器；其中，地址译码器的行、列输入端即校正电流产生器行、列地址输入端，地址译码器的行、列地址输出端接存储器行、列地址输入端，存储器的读输出端接多路电流选择器的输入端，多路电流选择器输出端即校正电流产生器的电流输出端，同时，辅助模数转换器的输入端即校正电流产生器的电压采样输入端，其输出端信号与延迟电路输入端信号相减后接存储器的写输入端，逻辑控制电路分别接辅助模数转换器的时钟输入端、多路电流选择器及存储器的使能输入端。

辅助模数转换器，用于将数模转换器的输出电压转换成数字码；地址译码器，用于将延迟电路的输入、输出信号译码成行、列地址信号；存储器，用于存储校正信息，根据地址译码器的行、列地址信号寻址，根据逻辑控制电路的控制信号进行读、写操作；多路电流选择器，用于产生数字电流脉冲，根据对应存储器的输出数字码，选择相应的电流脉冲形成校正电流；上述结构完成校正信息的采样、转换、存储，并最终产生校正电流。

本发明的实现还在于：逻辑控制电路的使能信号用于控制电流开关的导通方向(数模转换器的输出端或地)，用于控制校正电流产生器内存储器的读、写操作，用于控制校正电流产生器内多路电流选择器的工作状态(工作或关闭)；逻辑控制电路的时钟信号用于控制校正电流产生器内辅助模数转换器采样速率；逻辑控制电路利用上述信号控制整个校正装置的工作状态，执行校正流程。

本发明还是一种数模转换器动态校正方法，在上述的数模转换器动态校正装置上执行；利用电流脉冲叠加、拟合毛刺电流原理，多通道、分时段对电流舵型数模转换器的输出毛刺进行补偿，抑制毛刺所导致的谐波信号分量，从而提高数模转换器的动态线性。

本发明的校正过程分为校正准备和正常工作两个阶段，两个阶段的流程包括：

校正准备阶段，

1)电流开关接地，校正电流产生器内的存储器为写入状态、辅助模数转换器工作、多路电流选择器关闭，此时动态校正装置处于输出电压采样状态，即校正信息的写入状态。

2)输入一系列数字阶跃信号至数模转换器及动态校正装置的输入端，即产生每一种输入信号的变换情况。

3)当数模转换器的数字输入信号发生变换，延迟电路对变化后信号延迟输出，校正电流产生器同时接收变化前、后的输入信号，并寻址其内部存储器的相应存储单元。

4)校正电流产生器对未加校正的数模转换器输出端电压进行采样、转换成校正信息，写入其内部存储器的相应存储单元，待所有输入信号变换情况的校正信息均写入校正电流产生器中的存储器内，校正准备完成。

正常工作阶段，

5)电流开关接数模转换器输出端，校正电流产生器内的存储器为读取状态、辅助模数转换器关闭、多路电流选择器工作，此时动态校正装置处于校正电流输出状态，即校正信息的读取状态。

6)输入待处理的数字信号至数模转换器及动态校正装置的输入端。

7)当数模转换器的数字输入信号发生变换，延迟电路对变化后信号延迟输出，校正电流产生器同时接收变化前、后的输入信号，寻址内部存储器的相应单元，读出之前写入的校正信息，根据该校正信息产生相应校正电流。

8)校正电流经过电流开关与数模转换器的输出电流叠加后产生校正后的输出电流，校正电流与电流毛刺相抵消，实现对输出电流的动态校正。

本发明的实现还在于：利用逻辑控制电路对校正电流产生器、电流开关的控制，有选择的关闭部分校正通道，从而实现单独对某一或某些时间段内的输出毛刺进行校正。

本发明的实现还在于：校正信息被储存在校正电流产生器内的存储器中，逻辑控制电路通过使能信号进行控制，校正信息可随时重新写入。

本发明与传统技术相比，具有如下优点：

1)本发明的校正装置电路中，利用多通道数字电流脉冲叠加、拟合毛刺电流原理，根据输入信号的变化输出对应校正电流，抵消、减小相应转换产生的毛刺，实现对不同输入信号变化情况下毛刺电流的有效补偿、控制，减小谐波失真，有效提高数模转换器的动态性能；

2)本发明在电流舵型数模转换器的外围引入新的电路模块，而不改变数模转换器的内部结构；在提高了电路动态性能同时，对电路速度、精度的影响小，使用范围广泛，电流舵型数模转换器普遍适用；

3)本发明具有较强的灵活性，通过逻辑控制电路对校正电流产生器内存储器读、写操作的控制，对校正电流产生器内辅助模数转换器、多路电流选择器工作状态的控制以及对电流(开关)方向的选择，可有选择的关闭部分校正通道，从而实现单独对某一或某些时间段内的输出毛刺进行校正；此外，延迟电路的输入信号的两种方案基于待校正数模转换器的性能以及校正装置电路复杂度、存储器容量等；合理选择所需校正的总时间以及延迟电路输入信号的方案，在达到校正精度的同时，有效减小校正装置的电路复杂度、面积、功耗等；

4)本发明中校正信息被存储在校正电流产生器内的存储器中，可随时重新写入；对应力、温度等外界因素变化的适应性强。

附图说明

图1为电流舵型数模转换器输出电流毛刺示意图；

图2为动态校正波形原理示意图；

图3为本发明的总体结构框图；

图4为本发明的校正电流产生器结构框图；

图5为本发明的动态校正装置工作流程时序图；

图6为采用本发明的校正前、后输出波形示意图；

图7为本发明实施例4的总体框图。

具体实施方式

为了更为具体地描述此发明，下面结合附图及具体实施方式对本发明的相关原理及技术方案进行详细说明。

实施例1

本实施例中待校正的电流舵型数模转换器，其位数N＝12，采用i+j分段结构，i＝5、j＝7，即高5位为最高有效位，转换精度I_LSB＝0.02mA，该数模转换器未加校正的输出电流毛刺如图1所示，最大毛刺电流I_max＝0.15mA，最大毛刺产生时间为T_max＝0.5ns。

本发明是一种数模转换器动态校正装置，采用本发明对上述电流舵型数模转换器进行动态校正，参见图3，该校正装置附加于电流舵数模转换器的输入、输出端之间，校正装置包括延迟电路、校正电流产生器、电流开关和逻辑控制电路。其中，延迟电路的输入、输出端分别接校正电流产生器的行、列地址输入端，校正电流产生器的电流输出端接电流开关的输入端，电流开关的两个输出端分别接数模转换器的输出端和地；同时，数模转换器的输出端接校正电流产生器的电压采样输入端，逻辑控制电路分别接电流开关的控制端和校正电流产生器的使能、时钟输入端。

校正装置中的延迟电路、校正电流产生器和电流开关组成校正通道，多层校正通道逐次分时段对电流舵型数模转换器的输出电流进行校正；其中，除第一层校正通道外，前一层校正通道中延迟电路的输出端接后一层校正通道中延迟电路的输入端，其他连接关系相同，参见图3。本实施例中校正通道为5层，即校正通道层数n＝5，校正通道层数的选择，基于校正精度、待校正数模转换器的性能以及校正装置的电路复杂度、存储器容量等，在保证校正精度要求的同时，避免过高的电路复杂度、面积和功耗。

本发明的校正装置中的延迟电路的输入信号或为整个数字输入信号或为最高有效位输入信号，本实施例中为整个12位数字输入信号；延迟电路的延迟时间t_delay＝0.1ns，满足关系n＝T_max/t_delay，其决定各校正通道输出的校正电流脉冲的时间。

校正装置中的校正电流产生器包括辅助模数转换器、地址译码器、存储器和多路电流选择器；参考图4，地址译码器的行、列输入端即校正电流产生器行、列地址输入端，地址译码器的行、列地址输出端接存储器行、列地址输入端，存储器的读输出端接多路电流选择器的输入端，多路电流选择器输出端即校正电流产生器的电流输出端，同时，辅助模数转换器的输入端即校正电流产生器的电压采样输入端，其输出端信号与延迟电路输入端信号相减后接存储器的写输入端，逻辑控制电路分别接辅助模数转换器的时钟输入端、多路电流选择器及存储器的使能输入端。

本实施例中，辅助模数转换器为低速结构，其转换精度V_{CAL_LSB}＝0.75mV，位数为x+N+y＝1+12+1＝14(x为余量系数，y为精度系数)，用于将数模转换器的输出电压转换成数字码；地址译码器用于将延迟电路的输入、输出信号译码成行、列地址信号；存储器用于存储校正信息，根据地址译码器的行、列地址信号寻址，根据逻辑控制电路的控制信号进行读、写操作；多路电流选择器由多路选择开关和多个数字电流脉冲单元组成，根据存储器的输出数字码，选择相应的电流脉冲形成校正电流，该多路电流选择器的输入位数m＝4，校正电流精度I_{CAL_LSB}＝0.01mA，满足关系：

(2^m-1)·I_{CAL_LSB}≈I_max

2^y＝I_LSB/I_{CAL_LSB}

I_{CAL_LSB}＝V_{CAL_LSB}/R_L

R_L为负载电阻阻值即75ohm，该校正装置中存储器的总容量为2^2N·m·n＝3.355e8比特，上述关系保证校正电流产生器内各电路间，校正装置与电流舵型数模转换器间相匹配，从而实现相应的功能。

校正装置中的逻辑控制电路的使能信号用于控制所述电流开关的导通方向(数模转换器的输出端或地)，用于控制所述校正电流产生器内存储器的读、写操作，用于控制所述校正电流产生器内多路电流选择器的工作状态(工作或关闭)；逻辑控制电路的时钟信号用于控制校正电流产生器内辅助模数转换器采样速率，本实施例中，逻辑控制电路的时钟信号频率f_clk＝5MHz。

采用本发明对电流舵型数模转换器进行校正，利用多通道数字电流脉冲叠加、拟合毛刺电流原理，根据输入信号的变化输出对应校正电流，抵消、减小相应转换产生的毛刺，实现对不同输入信号变化情况下毛刺电流的有效补偿、控制，校正后电流的毛刺幅度较校正前大大减小，减小谐波失真，有效提高数模转换器的动态性能。

实施例2

本发明还是一种数模转换器动态校正方法，在上述的数模转换器动态校正装置上执行，数模转换器动态校正装置同实施例1。本发明的动态校正方法利用了电流脉冲叠加、拟合毛刺信号的原理，如图2所示。设图中曲线a为毛刺电流，以延迟电路的延迟时间t_delay为时间步长将毛刺划分成若干段，将各时间段中点处毛刺电流值作为各段拟合电流脉冲值；将各段电流脉冲按时间步长依次相加，得到毛刺的拟合电流曲线b。拟合电流与实际毛刺电流的最大误差I_max，errcr体现了拟合的精度。若将各分段电流脉冲取其负值并按时间步长依次相加即动态校正装置的校正电流曲线，校正电流与毛刺电流相叠加，以实现拟合电流对毛刺电流的补偿、抵消。参考图3，各层校正通道分别用于校正如图2所示的各时间段的毛刺，即输出相应校正电流脉冲。

本发明的校正过程分为校正准备和正常工作两个阶段，两个阶段的流程包括：

校正准备阶段，

1)电流开关接地，校正电流产生器内的存储器为写入状态、辅助模数转换器工作、多路电流选择器关闭；输出电流仅为待校正数模转换器的输出电流，此时动态校正装置处于输出电压采样状态，即校正信息的写入状态。

2)输入一系列低频数字阶跃信号至数模转换器及动态校正装置的输入端，即产生每一种输入信号的变换情况，该数字阶跃信号与逻辑控制电路的时钟信号频率f_clk相匹配。

3)当数模转换器的数字输入信号发生变化，延迟电路对变化后信号延迟输出，校正电流产生器同时接收变化前、后的输入信号，并寻址其内部存储器的相应存储单元。

4)校正电流产生器对未加校正的数模转换器输出端电压进行采样、转换成校正信息，写入其内部存储器的相应存储单元，待所有输入信号变换情况的校正信息均写入校正电流产生器中的存储器内，校正准备完成。

正常工作阶段，

5)电流开关接数模转换器输出端，校正电流产生器内的存储器为读取状态、辅助模数转换器关闭、多路电流选择器工作；此时动态校正装置处于校正电流输出状态，即校正信息的读取状态。

6)输入待处理的数字信号至数模转换器及动态校正装置的输入端。

7)当数模转换器的数字输入信号发生变换，延迟电路对变化后信号延迟输出，校正电流产生器同时接收变化前、后的输入信号，寻址内部存储器的相应单元，读出之前写入的校正信息，根据该校正信息产生相应校正电流。

8)校正电流经过电流开关与数模转换器的输出电流叠加后产生校正后的输出电流。

本实施例中电流舵型数模转换器校正前、后的输出电流及校正装置的校正电流如图6所示，从图中看出校正后的毛刺幅度较校正前大大减小。

实施例3

数模转换器动态校正装置的结构、动态校正的方法及各项参数同实施例1-2。

本发明中动态校正的具体时序情况如图5所示，结合该时序图的具体过程如下：

校正准备阶段，逻辑控制电路将所有电流开关接地，输出电流仅为待校正数模转换器的输出电流；校正电流产生器内存储器为写入状态，多路电流选择器不工作。参考图4，校正通道n中辅助模数转换器n的采样时钟为clk_n，辅助模数转换器n的输入电压为待校正数模转换器的输出电压V_out，地址译码器n的行、列输入信号为延迟电路n的输入、输出信号D_n-1、D_n。各校正通道的采样时钟clk₁～clk₅、延迟电路输入、输出信号D₀～D₅及输出电压V_out如图5所示，向待校正数模转换器输入一系列的低频阶跃信号，设初始输入信号为X_k-1，该信号在5个延迟时间t_delay内依次经过5个延迟电路，到达各校正通道的输入端，此时各延时电路的输入、输出信号相同(均为X_k-1)。T₀时刻输入信号变化为X_k，此时延时电路1的输入、输出信号(D₀、D₁)分别为X_k、X_k-1，经过地址译码器1译码后得到存储器1的写地址；在T₀+t_delay/2时刻clk₁上升，辅助模数转换器1将该时刻的输出电压V₁转换为14(1+12+1)位数字码，并与此时刻延迟电路1的输入信号X_k(最低位后补1个0即{X_k，0})相减，将结果的低4位写入对应存储单元；在T₀+t_delay时刻，X_k通过延迟电路1，其输入、输出信号同为X_k，地址译码器1译码后向相应存储单元写数字“0”，至此校正通道1在第1个时间步长内完成校正信息写入。与校正通道1情况类似，在T₀+t_delay时刻延迟电路2的输入、输出信号(D₁、D₂)分别为X_k、X_k-1，地址译码器2译码后得到存储器2的写地址；在T₀+t_delay+t_delay/2时刻clk₂上升，辅助模数转换器2将该时刻的输出电压V₂转换为数字码，并与X_k(实际为{X_k，0})相减，将结果写入相应的存储单元；在T₀+2t_delay时刻，X_k通过延迟电路2，其输入、输出信号同为X_k，向相应存储单元写数字“0”，至此校正通道2在第2个时间步长内完成校正信息写入。以此类推，在T₀+5t_delay时刻，所有5个校正通道完成校正信息写入。至此，输入信号从X_k-1切换到X_k的校正信息写入完成，进入下一组输入信号切换的校正信息写入过程。待所有输入信号切换的校正信息写入完成，校正前准备完成。

正常工作阶段，逻辑控制电路将所有电流开关接电路输出端，校正电流产生器内存储器为读取状态，辅助模数转换器不工作。参考图4，校正通道n中多路电流选择器根据存储器的输出数字码选择相应脉冲电流输出。各校正通道的输出电流I₁～I₅、延迟电路输入、输出信号D₀～D₅、及校正电流I_cal如图5，当待校正数模转换器的输入信号为X_k-1时，该信号在5个延迟时间t_delay内依次经过5个延迟电路，到达各校正通道的输入端，此时各延迟电路的输入、输出信号相同(均为X_k-1)，各地址译码器译码后，各存储器所读出的4位数字码全为0，各多路电流选择器输出电流全为0，从而依次相加得到的校正电流也为0。T₀时刻输入信号变化为X_k，此时延迟电路1的输入、输出信号分别为X_k、X_k-1，经过地址译码器1译码后得到存储器1的读地址，所读出m位数字码为校正准备阶段写入的对应于X_k-1到X_k阶跃信号的校正信息，多路电流选择器1产生相应幅度的电流；在T₀+t_delay时刻，X_k通过延迟电路1，其输入、输出信号同为X_k，地址译码器1译码后从相应存储单元读出数字“0”，多路电流选择器1输出电流归零，至此校正通道1在第1个时间步长内完成校正电流输出。与校正通道1情况类似，在T₀+t_delay时刻延迟电路2的输入、输出信号(D₁、D₂)分别为X_k、X_k-1，地址译码器2译码后得到存储器2的读地址，读出4位数字码校准信息，多路电流选择器2产生相应幅度的电流；在T₀+2t_delay时刻，X_k通过延迟电路2，其输入、输出信号同为X_k，地址译码器2译码后从相应存储单元读出数字“0”，多路电流选择器2输出电流归零，至此校正通道2在第2个时间步长内完成校正电流输出。以此类推，在T₀+5t_delay时刻，所有5个校正通道完成校正电流输出。至此，输入信号从X_k-1切换到Xk的动态校正完成，所有校正通道的输出电流与电流舵型数模转换器的输出电流相加，最终产生校正后的输出电流。

校正前、后的输出电流及校正电流如图6。最后，对校正后的输出电流进行采样、测试。本实施例中电流舵数模转换器的采样频率f_S＝300MHz、输入信号频率f_in＝20MHz。与未校正相比，SFDR提升约8dBc，有效位数提高0.6。测试结果显示出该校正装置对电流舵型数模转换器动态特性的提升效果优异。同时看出，该装置除抑制谐波、提高SFDR外，也进一步降低了底部噪声，提高了电路的有效位数。

实施例4

数模转换器动态校正装置及校正方法同实施例1-3。

本实施例对待校正的电流舵型数模转换器的最高有效位信号进行动态校正，总体结构参考图7，即校正装置的输入信号为数模转换器的高5(i)位输入信号，校正通道层数n＝3，延迟电路的延迟时间t_delay＝0.167ns，满足关系n＝T_max/t_delay。

动态校正装置的其他参数与实施例1相同，而存储器总容量减小为2²ⁱ·m·n＝1.229e4比特。本实施例中时序情况如下：

校正准备阶段，相对于实施例3中，所输入的一系列低频阶跃信号的低7(j)位均置0，各校正通道中延迟电路的输入、输出信号即待校正数模转换器的高5位输入信号为X[11：7]，与辅助模数转换器的输出数字码相减时，X[11：7]后补7+1(j+y)个0，即{X[11：7]，0…}。仅将高5位信号切换的毛刺信息写入对应存储单元。

正常工作阶段，相对于实施例3中，当输入信号为X_k-1时，其高5位信号X_k-1[11：7]在3个延迟时间t_delay内依次经过3个延迟电路，到达各校正通道的输入端。此时各校正通道中延迟电路的输入、输出信号相同(均为X_k-1[11：7])，校正电流为0。当输入信号发生变化，变化为X_k时，此时分为两种情况：若X_k与X_k-1的高5位信号相同，则在输入信号下次变化前，各校正通道中延迟电路的输入、输出信号仍然相同，故校正电流也仍然为0；若X_k与X_k-1的高5位信号不相同，与实施例2类似，X_k[11：7]依次通过各校正通道中延迟电路，各校正通道依次输出校正电流，所有校正通道输出电流与电流舵型数模转换器输出电流相加，最终产生校正后的输出电流。

最后，对校正后的输出电流进行采样、测试。数模转换器的输入信号频率、采样频率同实施例3。与未校正相比，SFDR提升约6.2dBc，有效位数提高0.27，同样具有提高电流舵型数模转换器动态特性的效果。其指标较实施例3略低，但仅校正最高有效位信号切换产生的毛刺，其存储器容量较实施例3大大减小。

实施例5

数模转换器动态校正装置及校正方法同实施例1-4。

本实施例对待校正的数模转换器的整个输入信号进行校正，校正通道层数n＝1，即实现最基础的“一步校正”，延迟电路的延迟时间t_delay＝T_max即0.5ns，其他参数同实施例1，而存储器总容量为2^2N·m＝6.711e7比特。本实施例的校正时序情况同实施例3。

最后，对校正后的输出电流进行采样、测试。数模转换器的输入信号频率、采样频率同实施例3。与校正前相比，SFDR提升约2dBc，同样具有提高电流舵型数模转换器动态特性的效果。其SFDR指标较实施例3、4较低，但校正装置仅含有一层校正通道，结构简单，时序、电路复杂度最低，存储器容量较实施例1中减小，满足实际使用需要，也是本发明的灵活性体现。

以上所述仅为本发明的五个较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

综上，本发明的数模转换器动态校正装置，附加于电流舵数模转换器的输入、输出之间，由延迟电路、校正电流产生器和电流开关形成的校正通道，其层数可根据校正精度灵活设定。本发明的数模转换器动态校正方法：校正准备阶段，对毛刺采样、转换成校正信息并存储；正常工作阶段读取校正信息，输出电流脉冲对毛刺信号补偿。本发明利用多路校正电流脉冲叠加，逐次分时段对数模转换器输出电流进行校正，补偿、抵消输出电流毛刺，解决了毛刺导致动态性能过低的技术问题，而不改变数模转换器的内部结构；在提高了电路动态性能同时，对电路速度、精度的影响小，使用范围广泛，电流舵型数模转换器普遍适用。

Claims (7)

1.一种数模转换器动态校正装置，对电流舵型数模转换器进行动态校正，所述校正装置附加于电流舵数模转换器的输入、输出端之间；该校正装置包括延迟电路、校正电流产生器、电流开关和逻辑控制电路；其中，待处理的数字信号在接入数模转换器的同时，还接至校正装置中延迟电路的输入端，延迟电路的输入、输出端分别接校正电流产生器的行、列地址输入端，校正电流产生器的电流输出端接电流开关的输入端，电流开关的两个输出端分别接数模转换器的输出端和地，同时，数模转换器的输出端接校正电流产生器的电压采样输入端，逻辑控制电路分别接电流开关的控制端和校正电流产生器的使能、时钟输入端；其中的延迟电路、校正电流产生器和电流开关组成校正通道，其特征在于，校正通道为多层通道，所述多层校正通道逐次分时段对电流舵型数模转换器的输出电流进行校正；其中，除第一层校正通道外，前一层校正通道中延迟电路的输出端接后一层校正通道中延迟电路的输入端，其他连接关系相同。

2.根据权利要求1所述的数模转换器动态校正装置，其特征在于，所述的延迟电路的输入信号或为整个数字输入信号或为最高有效位输入信号。

3.根据权利要求1所述的数模转换器动态校正装置，其特征在于，所述的校正电流产生器在接收延迟电路的行、列地址信号的同时还完成对数模转换器输出电压的采样，转换为校正信息存储在存储器内，并最终产生校正电流；校正电流产生器包括辅助模数转换器、地址译码器、存储器和多路电流选择器；其中，地址译码器的行、列输入端即校正电流产生器行、列地址输入端，地址译码器的行、列地址输出端接存储器行、列地址输入端，存储器的读输出端接多路电流选择器的输入端，多路电流选择器输出端即校正电流产生器的电流输出端，同时，辅助模数转换器的输入端即校正电流产生器的电压采样输入端，其输出端信号与延迟电路输入端信号相减后接存储器的写输入端，逻辑控制电路分别接辅助模数转换器的时钟输入端、多路电流选择器及存储器的使能输入端。

4.根据权利要求1所述的数模转换器动态校正装置，其特征在于，所述的逻辑控制电路的使能信号用于控制所述电流开关的导通方向，用于控制所述校正电流产生器内存储器的读、写操作，还用于控制所述校正电流产生器内多路电流选择器的工作状态；逻辑控制电路的时钟信号用于控制校正电流产生器内辅助模数转换器采样速率。

5.一种数模转换器动态校正方法，在权利要求1至4之一所述的数模转换器动态校正装置上执行，其特征在于，校正过程分为校正准备和正常工作两个阶段，两个阶段的流程包括：

校正准备阶段，

1)电流开关接地，校正电流产生器内的存储器为写入状态、辅助模数转换器工作、多路电流选择器关闭；

2)输入一系列数字阶跃信号至数模转换器及动态校正装置的输入端；

3)当数模转换器的数字输入信号发生变换，延迟电路对变化后信号延迟输出，校正电流产生器同时接收变化前、后的输入信号，并寻址其内部存储器的相应存储单元；

4)校正电流产生器对未加校正的数模转换器输出端电压进行采样、转换成校正信息，写入其内部存储器的相应存储单元，校正准备完成；

正常工作阶段，

5)电流开关接数模转换器输出端，校正电流产生器内的存储器为读取状态、辅助模数转换器关闭、多路电流选择器工作；

6)输入待处理的数字信号至数模转换器及动态校正装置的输入端；

7)当数模转换器的数字输入信号发生变换，延迟电路对变化后信号延迟输出，校正电流产生器同时接收变化前、后的输入信号，寻址内部存储器的相应单元，读出之前写入的校正信息，根据该校正信息产生相应校正电流；

8)校正电流经过电流开关与数模转换器的输出电流叠加后产生校正后的输出电流。

6.根据权利要求5所述的动态校正方法，其特征在于，利用逻辑控制电路对校正电流产生器、电流开关的控制，有选择的关闭部分校正通道，实现单独对某一或某些时间段内的输出毛刺进行校正。

7.根据权利要求5所述的动态校正方法，其特征在于，校正信息被储存在校正电流产生器内的存储器中，逻辑控制电路通过使能信号进行控制，校正信息可随时重新写入。