CN110635791A

CN110635791A - 一种采用镜像结构的栅压自举采样开关电路

Info

Publication number: CN110635791A
Application number: CN201910842185.3A
Authority: CN
Inventors: 周前能; 高唱; 李红娟
Original assignee: Chongqing University of Post and Telecommunications
Current assignee: Chongqing University of Post and Telecommunications
Priority date: 2019-09-06
Filing date: 2019-09-06
Publication date: 2019-12-31
Anticipated expiration: 2039-09-06
Also published as: CN110635791B

Abstract

本发明请求保护一种采用镜像结构的栅压自举采样开关电路，通过采用“镜像”结构使得自举电容增大为传统电路的2倍，提高采样开关线性度；采用钟控虚拟MOS管吸收相关MOS管产生的沟道电荷的技术，抑制沟道电荷注入；采用钟控反相器输出端驱动NMOS管M10与NMOS管M12的结构，减小采样开关管M11栅极节点的寄生电容，抑制电路电荷共享，在采样开始阶段，NMOS管M10和NMOS管M12分别与PMOS管MOS管M5和PMOS管M13同时导通，加快采样开关的导通速度，在采样到保持转换瞬间，PMOS管M8与NMOS管M9组成电路以及PMOS管M16与NMOS管M17组成电路有一段时间同时保持导通，加快采样开关的关断速度。本电路有效地提高了栅压自举采样开关电路的线性度及开关速度，从而有效地改善了栅压采样开关电路整体性能。

Description

一种采用镜像结构的栅压自举采样开关电路

技术领域

本发明属于微电子技术领域，具体涉及一种栅压自举采样开关电路。

背景技术

随着集成电路发展，模数转换器(Analog-to-digital Converter，ADC)作为混合信号应用系统的主要模块之一，正朝着高速、高精度方向发展。采样/保持电路是ADC的核心电路，采样开关又是采样/保持电路的重要组成部分，因而采样开关的性能特性很大程度上决定采样/保持电路的性能特性，进而决定ADC 的性能特性。因而，采样开关无疑成为ADC的重要电路之一。

图1为一种传统的栅压自举采样开关，其中MOS管M10为开关管，其余自举电路。基本原理为：

(1)保持阶段，外部时钟CK1为低电位，外部时钟CK2为高电位。该阶段，MOS管M3与MOS管M4均导通，电源对自举电容C3进行充电使得上下极板的电压差为电源电压V_DD；MOS管M11与MOS管M12均导通，MOS采样开关管M10栅极为低电位，MOS管M9与MOS管M10均关断；MOS管M5 导通使得MOS管M7栅极为高电位，MOS管M7关断，从而MOS采样开关管 M10在保持阶段与自举电容C3断开；

(2)采样阶段，外部时钟CK1为高电位，外部时钟CK2为低电位。该阶段，MOS管M3与MOS管M4均关断，自举电容C3上下极板电压差为V_DD； MOS管M11与MOS管M12均关断，MOS管M5关断，MOS管M6导通，使得MOS管M7栅极为低电位并导通，进而自举电容C3上存储电荷使得MOS 管M9与MOS管M10均导通；此时，输入信号Vin经过MOS管M9使得自举电容C3的上极板电压为V_in+V_DD，其经过MOS管M7使得MOS采样开关管 M10栅极电压自举到V_in+V_DD，其中V_in为输入信号电压。

在保持阶段，虽然自举电容C3上下极板电压差被充电至V_DD，但在采样阶段，采样开关管M10栅极节点寄生电容导致电荷共享使得采样开关管M10栅源电压V_GS10小于V_DD，且为

其中，C₃为电容C3的电容值，C_P为MOS管M7、MOS管M8、MOS管M9、MOS管M11、MOS管M12贡献的寄生电容总和。在采样阶段，MOS管M10工作在深线性区，则其导通电阻r_on10为其中，μ_n为电子迁移率，C_ox为单位面积栅氧化层电容，(W/L)₁₀为MOS采样开关管M10的沟道宽长比，V_TH10为MOS 采样开关管M10的阈值电压。因而，电荷共享影响MOS采样开关导通电阻的线性度。同时，在采样开始阶段，MOS管M7导通一定时间后，MOS管M9才导通，从而使得传统栅压自举采样开关的速度变慢。

发明内容

本发明旨在解决以上现有技术的问题。提出了一种高线性度、快速的采用镜像结构的栅压自举采样开关电路。本发明的技术方案如下：

一种采用镜像结构的栅压自举采样开关电路，其包括：NMOS管M1、NMOS 管M2、NMOS管M3、NMOS管M4、PMOS管M5、PMOS管M6、NMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11、NMOS管 M12、PMOS管M13、PMOS管M14、NMOS管M15、PMOS管M16、NMOS 管M17、NMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、NMOS 管M22、NMOS管M23、PMOS管M24、PMOS管M25、PMOS管M26、电容 C1、电容C2、电容C3、电容C4、电容C5以及电容C6；

其中，NMOS管M1的漏极与NMOS管M2的漏极、NMOS管M3的漏极、 PMOS管M6的源极、NMOS管M22的栅极、PMOS管M24的源极、PMOS管 M14的源极、NMOS管M18的漏极、NMOS管M20的漏极、NMOS管M21的漏极以及外部电源VDD相连，NMOS管M1的源极与NMOS管M2的栅极、NMOS管M3的栅极以及电容C1的一端相连，电容C1的另一端与NMOS管 M4的栅极、PMOS管M8的栅极、NMOS管M9的栅极以及外部时钟CK2相连，NMOS管M2的源极与NMOS管M1的栅极以及电容C2的一端相连，电容C2的另一端与PMOS管M6的栅极、NMOS管M7的栅极以及外部时钟CK1 相连，NMOS管M3的源极与PMOS管M8的源极、PMOS管M25的源极、PMOS 管M25的漏极、PMOS管M5的源极以及电容C3的一端相连，电容C3的另一端与NMOS管M4的漏极、NMOS管M7的源极以及NMOS管M10的源极相连，NMOS管M4的源极与NMOS管M9的源极、NMOS管M23的源极、NMOS 管M17的源极、NMOS管M19的源极以及外部地线GND相连，PMOS管M25 的栅极与外部时钟CK1相连，PMOS管M8的漏极与NMOS管M10的栅极相连以及NMOS管M9的漏极相连，PMOS管M6的漏极与PMOS管M5的栅极以及NMOS管M7的漏极相连，PMOS管M5的漏极与NMOS管M22的漏极、 PMOS管M13的漏极以及NMOS管M11的栅极相连，NMOS管M10的漏极与 NMOS管M11的源极以及信号输入Vin相连，NMOS管M11的漏极与NMOS 管M12的漏极以及信号输出Vout相连，PMOS管M24的栅极与NMOS管M23 的栅极以及外部时钟CK2相连，PMOS管M24的漏极与NMOS管M22的源极以及NMOS管M23的漏极相连，PMOS管M13的栅极与PMOS管M14的漏极以及NMOS管M15的漏极相连，NMOS管M12的栅极与PMOS管M16的漏极以及NMOS管M17的漏极相连，PMOS管M26的栅极与外部时钟CK1相连， NMOS管M18的源极与PMOS管M13的源极、PNMOS管M26的漏极、PMOS 管M26的源极、PMOS管M16的源极以及电容C4的一端相连，电容C4的另一端与NMOS管M12的源极、NMOS管M15的源极以及NMOS管M19的漏极相连，NMOS管M20的源极与NMOS管M21的栅极以及电容C5的一端相连，电容C5的另一端与PMOS管M14的栅极、NMOS管M15的栅极以及外部时钟CK1相连，NMOS管M21的源极与NMOS管M18的栅极、NMOS管M20 的栅极以及电容C6的另一端相连，电容C6的另一端与NMOS管M19的栅极、PMOS管M16的栅极、NMOS管M17的栅极以及外部时钟CK2相连。

进一步的，所述NMOS管M12、PMOS管M13、PMOS管M14、NMOS 管M15、PMOS管M16、NMOS管M17、NMOS管M18、NMOS管M19、NMOS 管M20、NMOS管M21、PMOS管M26、电容C4、电容C5、电容C6组成的电路为NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、PMOS管 M5、PMOS管M6、NMOS管M7、PMOS管M8、NMOS管M9、NMOS管 M10、PMOS管M25、电容C1、电容C2、电容C3组成的电路的“镜像”结构，采用该“镜像”结构的栅压自举采样开关电路的自举电容值增大为传统栅压自举采样开关电路的二倍。

进一步的，所述PMOS管M8与NMOS管M9构成反相器使得NMOS管 M10的栅极在采样阶段与采样开关NMOS管M11的栅极断开，PMOS管M16 与NMOS管M17构成反相器使得NMOS管M12的栅极在采样阶段与采样开关 NMOS管M11的栅极断开，从而减小了NMOS管M11栅极节点寄生电容，因而，采样开关NMOS管M11工作线性区沟道电阻r_on11为

其中μ_n为电子迁移率，C_ox为单位面积栅氧化层电容，(W/L)₁₁为NMOS管M11的沟道宽长比，W为沟道宽度，L为沟道长度，V_TH11为NMOS管M11的阈值电压， C_PA为PMOS管M5、PMOS管M13和NMOS管M22在信号通路节点上贡献的寄生电容总和，C₃为电容C3的电容值，C₄为电容C4的电容值，V_DD为外部电源VDD的电压。

进一步的，所述NMOS管M10的栅极由PMOS管M8、NMOS管M9组成的反相器输出端控制，NMOS管M12的栅极由PMOS管M16、NMOS管M17组成的反相器输出端控制，在采样开始阶段，NMOS管M10和NMOS管M12则可分别与PMOS管MOS 管M5和PMOS管M13同时导通，从而加快了采样开关的导通速度，在采样到保持的转换过程中PMOS管M5和PMOS管M13的栅极则由外部时钟CK1经一反相器的输出信号控制，在采样到保持的转换瞬间，PMOS管M8与NMOS管M9组成电路以及PMOS管M16与NMOS管M17组成电路会有一段时间同时保持导通，从而加快采样开关的关断速度；外部时钟CK1控制的虚拟PMOS管M25与虚拟PMOS管 M26分别吸收PMOS管M8与PMOS管M16产生的沟道电荷，从而抑制沟道电荷注入问题。

进一步的，在采样保持阶段，外部时钟CK1为低电位，外部时钟CK2为高电位；NMOS管M3、NMOS管M4、NMOS管M18、NMOS管M19均导通，电外部电源VDD对C3和C4进行充电并使其上下极板电压差均为V_DD，其中 V_DD为外部电源VDD的电压，NMOS管M22与NMOS管M23均导通使得NMOS 管M11关断，NMOS管M9与NMOS管M17均导通使得NMOS管M10与NMOS 管M12均关断，PMOS管M6与PMOS管M14均导通使得PMOS管M5与PMOS 管M13均关断，从而使得NMOS管M11在保持阶段与电容C3和电容C4均断开连接；

采样阶段，外部时钟CK1为高电位，外部时钟CK2为低电位；NMOS管 M3、NMOS管M4、NMOS管M18、NMOS管M19均关断，电容C3与电容 C4上下极板电压差均为V_DD；NMOS管M22与NMOS管M23均关断使得采样开关电路无放电通路，NMOS管M7与NMOS管M15均导通使得PMOS管M5与PMOS管M13均导通，NMOS管M9与NMOS管M17均关断以及PMOS管 MOS管M8与PMOS管M16均导通使得NMOS管M10与NMOS管M12均导通，从而NMOS管M11与电容C3和电容C4均相连接；此时，输入端Vin信号经NMOS管M10、电容C3以及PMOS管M5使得NMOS管M11的栅极电压为V_in+V_DD，同时输出电压V_out经过NMOS管M12、电容C4以及PMOS管 M13使得NMOS管M11栅极电压为V_out+V_DD，而在采样阶段V_in＝V_out，所以 NMOS管M11栅极电压仍被自举到V_in+V_DD，其中V_in为输入端Vin的电压， V_out为输出端的电压。

本发明的优点及有益效果如下：

本发明通过提供一种新型栅压自举采样开关电路，采用NMOS管M12、 PMOS管M13、PMOS管M14、NMOS管M15、PMOS管M16、NMOS管M17、 NMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、PMOS管M26、电容C4、电容C5、电容C6组成电路为NMOS管M1、NMOS管M2、NMOS 管M3、NMOS管M4、PMOS管M5、PMOS管M6、NMOS管M7、PMOS管 M8、NMOS管M9、NMOS管M10、PMOS管M25、电容C1、电容C2、电容 C3组成电路的“镜像”结构，使得所述的本发明新型栅压自举采样开关电路的自举电容值增大为传统栅压自举采样开关的二倍，采用NMOS管M10与NMOS 管M12的栅极分别由时钟控制反相器输出端控制的结构，在采样阶段使得 NMOS管M10与NMOS管M12的栅极均与采样开关NMOS管M11的栅极断开，减小了NMOS管M11栅极节点寄生电容，减小了电荷共享的影响，使得采样开关NMOS管M11栅源电压V_GS11更接近电源电压V_DD，提高采样开关的线性度；

采用外部时钟CK1控制的虚拟PMOS管M25与虚拟PMOS管M26分别吸收PMOS管M8与PMOS管M16产生的沟道电荷的结构，抑制沟道电荷注入问题，采用NMOS管M10与NMOS管M12的栅极分别由一时钟控制反相器的输出端来控制的结构，在采样开始阶段，NMOS管M10和NMOS管M12则可分别与PMOS管MOS管M5和PMOS管M13同时导通，加快采样开关的导通速度，在采样到保持的转换瞬间，PMOS管M8与NMOS管M9组成电路以及PMOS 管M16与NMOS管M17组成电路会有一段时间同时保持导通，加快采样开关的关断速度，从而有效地改善了栅压采样开关整体性能特性。

附图说明

图1是传统的栅压自举采样开关电路图；

图2为本发明提供优选实施例的新型栅压自举采样开关电路图；

图3为本发明新型栅压自举采样开关电路及传统栅压自举采样开关电路的采样开关管栅极电压仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。

本发明解决上述技术问题的技术方案是：

本申请实施例通过提供一种镜像栅压自举采样开关电路，通过采用“镜像”结构增加自举电容、时钟控制的反相器减小寄生电容、外部时钟CK1控制虚拟 MOS管吸收沟道电荷等技术，有效地提高了采样开关电路的线性度和关断速度。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细的说明。

实施例

一种镜像栅压自举采样开关电路，如图2所示，主要包括：NMOS管M1、 NMOS管M2、NMOS管M3、NMOS管M4、PMOS管M5、PMOS管M6、NMOS 管M7、PMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11、NMOS 管M12、PMOS管M13、PMOS管M14、NMOS管M15、PMOS管M16、NMOS 管M17、NMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、NMOS 管M22、NMOS管M23、PMOS管M24、PMOS管M25、PMOS管M26、电容 C1、电容C2、电容C3、电容C4、电容C5以及电容C6；

其中，NMOS管M1的漏极与NMOS管M2的漏极、NMOS管M3的漏极、 PMOS管M6的源极、NMOS管M22的栅极、PMOS管M24的源极、PMOS管 M14的源极、NMOS管M18的漏极、NMOS管M20的漏极、NMOS管M21的漏极以及外部电源VDD相连，NMOS管M1的源极与NMOS管M2的栅极、 NMOS管M3的栅极以及电容C1的一端相连，电容C1的另一端与NMOS管 M4的栅极、PMOS管M8的栅极、NMOS管M9的栅极以及外部时钟CK2相连，NMOS管M2的源极与NMOS管M1的栅极以及电容C2的一端相连，电容C2的另一端与PMOS管M6的栅极、NMOS管M7的栅极以及外部时钟CK1 相连，NMOS管M3的源极与PMOS管M8的源极、PMOS管M25的源极、PMOS 管M25的漏极、PMOS管M5的源极以及电容C3的一端相连，电容C3的另一端与NMOS管M4的漏极、NMOS管M7的源极以及NMOS管M10的源极相连，NMOS管M4的源极与NMOS管M9的源极、NMOS管M23的源极、NMOS 管M17的源极、NMOS管M19的源极以及外部地线GND相连，PMOS管M25 的栅极与外部时钟CK1相连，PMOS管M8的漏极与NMOS管M10的栅极相连以及NMOS管M9的漏极相连，PMOS管M6的漏极与PMOS管M5的栅极以及NMOS管M7的漏极相连，PMOS管M5的漏极与NMOS管M22的漏极、 PMOS管M13的漏极以及NMOS管M11的栅极相连，NMOS管M10的漏极与 NMOS管M11的源极以及信号输入Vin相连，NMOS管M11的漏极与NMOS 管M12的漏极以及信号输出Vout相连，PMOS管M24的栅极与NMOS管M23 的栅极以及外部时钟CK2相连，PMOS管M24的漏极与NMOS管M22的源极以及NMOS管M23的漏极相连，PMOS管M13的栅极与PMOS管M14的漏极以及NMOS管M15的漏极相连，NMOS管M12的栅极与PMOS管M16的漏极以及NMOS管M17的漏极相连，PMOS管M26的栅极与外部时钟CK1相连， NMOS管M18的源极与PMOS管M13的源极、PNMOS管M26的漏极、PMOS 管M26的源极、PMOS管M16的源极以及电容C4的一端相连，电容C4的另一端与NMOS管M12的源极、NMOS管M15的源极以及NMOS管M19的漏极相连，NMOS管M20的源极与NMOS管M21的栅极以及电容C5的一端相连，电容C5的另一端与PMOS管M14的栅极、NMOS管M15的栅极以及外部时钟CK1相连，NMOS管M21的源极与NMOS管M18的栅极、NMOS管M20 的栅极以及电容C6的另一端相连，电容C6的另一端与NMOS管M19的栅极、 PMOS管M16的栅极、NMOS管M17的栅极以及外部时钟CK2相连。

所述新型栅压自举采样开关电路的基本工作原理为：

(1)保持阶段，外部时钟CK1为低电位，外部时钟CK2为高电位；NMOS 管M3、NMOS管M4、NMOS管M18、NMOS管M19均导通，电外部电源VDD 对C3和C4进行充电并使其上下极板电压差均为V_DD，其中V_DD为外部电源VDD 的电压，NMOS管M22与NMOS管M23均导通使得NMOS管M11关断，NMOS 管M9与NMOS管M17均导通使得NMOS管M10与NMOS管M12均关断， PMOS管M6与PMOS管M14均导通使得PMOS管M5与PMOS管M13均关断，从而使得NMOS管M11在保持阶段与电容C3和电容C4均断开连接；

(2)采样阶段，外部时钟CK1为高电位，外部时钟CK2为低电位；NMOS 管M3、NMOS管M4、NMOS管M18、NMOS管M19均关断，电容C3与电容 C4上下极板电压差均为V_DD；NMOS管M22与NMOS管M23均关断使得采样开关电路无放电通路，NMOS管M7与NMOS管M15均导通使得PMOS管M5 与PMOS管M13均导通，NMOS管M9与NMOS管M17均关断以及PMOS管 MOS管M8与PMOS管M16均导通使得NMOS管M10与NMOS管M12均导通，从而NMOS管M11与电容C3和电容C4均相连接；此时，输入端Vin信号经NMOS管M10、电容C3以及PMOS管M5使得NMOS管M11的栅极电压为V_in+V_DD，同时输出电压V_out经过NMOS管M12、电容C4以及PMOS管 M13使得NMOS管M11栅极电压为V_out+V_DD，而在采样阶段V_in＝V_out，所以 NMOS管M11栅极电压仍被自举到V_in+V_DD，其中V_in为输入端Vin的电压， V_out为输出端的电压。

所述新型栅压自举采样开关电路中，NMOS管M1、NMOS管M2、电容 C1、电容C2构成的电荷泵使NMOS管M3在保持阶段能保持导通，NMOS管 M20、NMOS管M21、电容C5、电容C6构成的电荷泵使NMOS管M18在保持阶段能保持导通，NMOS管M12、PMOS管M13、PMOS管M14、NMOS管M15、PMOS管M16、NMOS管M17、NMOS管M18、NMOS管M19、NMOS 管M20、NMOS管M21、PMOS管M26、电容C4、电容C5、电容C6组成电路为NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、PMOS管 M5、PMOS管M6、NMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、PMOS管M25、电容C1、电容C2、电容C3组成电路的“镜像”结构，电容C3与电容C4完全相同，在采样阶段，采用该“镜像”技术的栅压自举采样开关可以使得MOS采样开关管的栅极电荷量由传统栅压自举采样开关的C₃V_DD增大为(C₃+C₄)V_DD＝2C₃V_DD，即所述的本发明新型栅压自举采样开关电路的自举电容值增大为传统栅压自举采样开关的二倍，其中C₃与C₄分别为电容C₃与C₄的电容值且相等；

PMOS管M8与NMOS管M9构成反相器使得NMOS管M10的栅极在采样阶段与采样开关NMOS管M11的栅极断开，PMOS管M16与NMOS管M17 构成反相器使得NMOS管M12的栅极在采样阶段与采样开关NMOS管M11的栅极断开，从而减小了NMOS管M11栅极节点寄生电容，PMOS管M24在采样阶段导通，NMOS管M22的源极电压为V_DD，使得NMOS管M22完全关断，从而减小了其对信号通路节点寄生电容的贡献量，因而，采样开关管NMOS管 M11的栅源电压V_GS11以及工作线性区导通电阻r_on11分别为：

式中C_PA为PMOS管M5、PMOS管M13和NMOS管M22在信号通路节点上贡献的寄生电容总和，μ_n为电子迁移率，C_ox为单位面积栅氧化层电容，(W/L)₁₁为MOS采样开关管M11的沟道宽长比，V_TH11为MOS采样开关管M11的阈值电压，因而，本发明的新型栅压自举采样开关的自举电容值增大为传统栅压自举采样开关的二倍，信号通路节点上的寄生电容总和减小，从而减小了电荷共享的影响，使得采样开关NMOS管M11栅源电压V_GS11更接近电源电压V_DD，提高了采样开关的线性度。

所述新型栅压自举采样开关电路中，NMOS管M10的栅极由PMOS管M8、NMOS管M9组成的反相器输出端控制，NMOS管M12的栅极由PMOS管M16、 NMOS管M17组成的反相器输出端控制，在采样开始阶段，相较于图1所示传统栅压自举采样开关中NMOS管M9要在PMOS管M7导通一定时间后才导通，本发明的新型栅压自举采样开关(图2)中的NMOS管M10和NMOS管M12 则可分别与PMOS管MOS管M5和PMOS管M13同时导通，从而加快了采样开关的导通速度；

在采样到保持的转换过程中，PMOS管M8、NMOS管M9、PMOS管M16、 NMOS管M17的栅极均由外部时钟CK2控制，PMOS管M5和PMOS管M13 的栅极则由外部时钟CK1经一反相器的输出信号控制，在采样到保持的转换瞬间，即PMOS管M5和PMOS管M13在关断前，PMOS管M8与NMOS管M9 组成电路以及PMOS管M16与NMOS管M17组成电路会有一段时间同时保持导通，从而加快采样开关的关断速度。

所述新型栅压自举采样开关电路中，PMOS管M8和PMOS管M16在刚开始关断时，PMOS管M5和PMOS管M13仍保持导通，并向采样开关的栅极注入沟道电荷，为了克服该问题，本发明采用由外部时钟CK1控制虚拟PMOS管 M25与虚拟PMOS管M26分别吸收PMOS管M8与PMOS管M16产生的沟道电荷，从而抑制沟道电荷注入问题。

图3为本发明新型栅压自举采样开关电路及传统栅压自举采样开关电路的采样开关管栅极电压仿真曲线。仿真结果表明，本文发明的新型栅压自举采样开关有效地提升了开关的导通和关断速度，同时提高了开个的线性度。

本申请的上述实施例中，通过提供一种镜像栅压自举采样开关电路，通过采用“镜像”结构增加自举电容、时钟控制的反相器减小寄生电容、外部时钟CK1 控制虚拟MOS管吸收沟道电荷等技术，有效提高采样开关的线性度和速度。

以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims

1.一种采用镜像结构的栅压自举采样开关电路，其特征在于，包括：NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、PMOS管M5、PMOS管M6、NMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11、NMOS管M12、PMOS管M13、PMOS管M14、NMOS管M15、PMOS管M16、NMOS管M17、NMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、NMOS管M22、NMOS管M23、PMOS管M24、PMOS管M25、PMOS管M26、电容C1、电容C2、电容C3、电容C4、电容C5以及电容C6；

其中，NMOS管M1的漏极与NMOS管M2的漏极、NMOS管M3的漏极、PMOS管M6的源极、NMOS管M22的栅极、PMOS管M24的源极、PMOS管M14的源极、NMOS管M18的漏极、NMOS管M20的漏极、NMOS管M21的漏极以及外部电源VDD相连，NMOS管M1的源极与NMOS管M2的栅极、NMOS管M3的栅极以及电容C1的一端相连，电容C1的另一端与NMOS管M4的栅极、PMOS管M8的栅极、NMOS管M9的栅极以及外部时钟CK2相连，NMOS管M2的源极与NMOS管M1的栅极以及电容C2的一端相连，电容C2的另一端与PMOS管M6的栅极、NMOS管M7的栅极以及外部时钟CK1相连，NMOS管M3的源极与PMOS管M8的源极、PMOS管M25的源极、PMOS管M25的漏极、PMOS管M5的源极以及电容C3的一端相连，电容C3的另一端与NMOS管M4的漏极、NMOS管M7的源极以及NMOS管M10的源极相连，NMOS管M4的源极与NMOS管M9的源极、NMOS管M23的源极、NMOS管M17的源极、NMOS管M19的源极以及外部地线GND相连，PMOS管M25的栅极与外部时钟CK1相连，PMOS管M8的漏极与NMOS管M10的栅极相连以及NMOS管M9的漏极相连，PMOS管M6的漏极与PMOS管M5的栅极以及NMOS管M7的漏极相连，PMOS管M5的漏极与NMOS管M22的漏极、PMOS管M13的漏极以及NMOS管M11的栅极相连，NMOS管M10的漏极与NMOS管M11的源极以及信号输入Vin相连，NMOS管M11的漏极与NMOS管M12的漏极以及信号输出Vout相连，PMOS管M24的栅极与NMOS管M23 的栅极以及外部时钟CK2相连，PMOS管M24的漏极与NMOS管M22的源极以及NMOS管M23的漏极相连，PMOS管M13的栅极与PMOS管M14的漏极以及NMOS管M15的漏极相连，NMOS管M12的栅极与PMOS管M16的漏极以及NMOS管M17的漏极相连，PMOS管M26的栅极与外部时钟CK1相连，NMOS管M18的源极与PMOS管M13的源极、PNMOS管M26的漏极、PMOS管M26的源极、PMOS管M16的源极以及电容C4的一端相连，电容C4的另一端与NMOS管M12的源极、NMOS管M15的源极以及NMOS管M19的漏极相连，NMOS管M20的源极与NMOS管M21的栅极以及电容C5的一端相连，电容C5的另一端与PMOS管M14的栅极、NMOS管M15的栅极以及外部时钟CK1相连，NMOS管M21的源极与NMOS管M18的栅极、NMOS管M20的栅极以及电容C6的另一端相连，电容C6的另一端与NMOS管M19的栅极、PMOS管M16的栅极、NMOS管M17的栅极以及外部时钟CK2相连。

2.根据权利要求1所述的一种采用镜像结构的栅压自举采样开关电路，其特征在于，所述NMOS管M12、PMOS管M13、PMOS管M14、NMOS管M15、PMOS管M16、NMOS管M17、NMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、PMOS管M26、电容C4、电容C5、电容C6组成的电路为NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、PMOS管M5、PMOS管M6、NMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、PMOS管M25、电容C1、电容C2、电容C3组成的电路的“镜像”结构，采用该“镜像”结构的栅压自举采样开关电路的自举电容值增大为传统栅压自举采样开关电路的二倍。

3.根据权利要求1或2所述的一种采用镜像结构的栅压自举采样开关电路，其特征在于，所述PMOS管M8与NMOS管M9构成反相器使得NMOS管M10的栅极在采样阶段与采样开关NMOS管M11的栅极断开，PMOS管M16与NMOS管M17构成反相器使得NMOS管M12的栅极在采样阶段与采样开关NMOS管M11的栅极断开，从而减小了NMOS管M11栅极节点寄生电容，因而，采样开关NMOS管M11工作线性区沟道电阻r_on11为

其中μ_n为电子迁移率，C_ox为单位面积栅氧化层电容，(W/L)₁₁为NMOS管M11的沟道宽长比，W为沟道宽度，L为沟道长度，V_TH11为NMOS管M11的阈值电压，C_PA为PMOS管M5、PMOS管M13和NMOS管M22在信号通路节点上贡献的寄生电容总和，C₃为电容C3的电容值，C₄为电容C4的电容值，V_DD为外部电源VDD的电压。

4.根据权利要求1或2所述的一种采用镜像结构的栅压自举采样开关电路，其特征在于，所述NMOS管M10的栅极由PMOS管M8、NMOS管M9组成的反相器输出端控制，NMOS管M12的栅极由PMOS管M16、NMOS管M17组成的反相器输出端控制，在采样开始阶段，NMOS管M10和NMOS管M12则可分别与PMOS管MOS管M5和PMOS管M13同时导通，从而加快了采样开关的导通速度，在采样到保持的转换过程中PMOS管M5和PMOS管M13的栅极则由外部时钟CK1经一反相器的输出信号控制，在采样到保持的转换瞬间，PMOS管M8与NMOS管M9组成电路以及PMOS管M16与NMOS管M17组成电路会有一段时间同时保持导通，从而加快采样开关的关断速度；外部时钟CK1控制的虚拟PMOS管M25与虚拟PMOS管M26分别吸收PMOS管M8与PMOS管M16产生的沟道电荷，从而抑制沟道电荷注入问题。

5.根据权利要求4所述的一种采用镜像结构的栅压自举采样开关电路，其特征在于，在采样保持阶段，外部时钟CK1为低电位，外部时钟CK2为高电位；NMOS管M3、NMOS管M4、NMOS管M18、NMOS管M19均导通，电外部电源VDD对C3和C4进行充电并使其上下极板电压差均为V_DD，其中V_DD为外部电源VDD的电压，NMOS管M22与NMOS管M23均导通使得NMOS管M11关断，NMOS管M9与NMOS管M17均导通使得NMOS管M10与NMOS 管M12均关断，PMOS管M6与PMOS管M14均导通使得PMOS管M5与PMOS管M13均关断，从而使得NMOS管M11在保持阶段与电容C3和电容C4均断开连接；

采样阶段，外部时钟CK1为高电位，外部时钟CK2为低电位；NMOS管M3、NMOS管M4、NMOS管M18、NMOS管M19均关断，电容C3与电容C4上下极板电压差均为V_DD；NMOS管M22与NMOS管M23均关断使得采样开关电路无放电通路，NMOS管M7与NMOS管M15均导通使得PMOS管M5与PMOS管M13均导通，NMOS管M9与NMOS管M17均关断以及PMOS管MOS管M8与PMOS管M16均导通使得NMOS管M10与NMOS管M12均导通，从而NMOS管M11与电容C3和电容C4均相连接；此时，输入端Vin信号经NMOS管M10、电容C3以及PMOS管M5使得NMOS管M11的栅极电压为V_in+V_DD，同时输出电压V_out经过NMOS管M12、电容C4以及PMOS管M13使得NMOS管M11栅极电压为V_out+V_DD，而在采样阶段V_in＝V_out，所以NMOS管M11栅极电压仍被自举到V_in+V_DD，其中V_in为输入端Vin的电压，V_out为输出端的电压。