CN106158738A - 用于增强沟槽隔离集成电路中的带宽的装置和方法 - Google Patents

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Abstract

本文提供了用于增强沟槽隔离集成电路中的带宽的装置和方法。在一些配置中，形成槽隔离区域之间的漂浮区域的辅助沟槽能够将有源器件区域的寄生侧壁电容隔离于地或AC地。通过这种方式，有源器件区域由辅助沟槽合并，从而提高电路带宽且增强电路性能。当布置或者组合在电路分支内时，每个漂浮槽内的晶体管能够以相对小的寄生位移电流工作且能够具有改进的性能。

Description

用于增强沟槽隔离集成电路中的带宽的装置和方法
技术领域
本发明的实施例涉及沟槽隔离集成电路结构，并且更特别地涉及沟槽隔离集成电路中的有源组件布局。
背景技术
集成电路能够利用沟槽工艺来制作。在沟槽工艺中，有源半导体器件，诸如晶体管，在绝缘填充沟槽围绕的有源硅的区域内电隔离。
沟槽隔离集成电路可应用于需要能够维持超过一百伏的晶体管的高压背光显示产品中。在另一应用中，沟槽隔离集成电路用于形成产生高压的功率因数校正升压调节器。
发明内容
本公开的一个方面是衰减器设备，包括基板，基板与参考电压耦合，且衰减器设备具有第一有源器件和第二有源器件。第一有源器件形成在基板的第一有源器件区域中且由第一沟槽隔离结构围绕；第二有源器件形成在第二有源器件区域中且由第二沟槽隔离结构围绕。第三沟槽隔离区域介于第一有源器件区域与第二有源器件区域之间以限定基板的第一漂浮区域和第二漂浮区域。在第一有源器件区域与第一漂浮区域之间存在第一电容，在第一漂浮区域与第二漂浮区域之间存在第二电容，而且在第二漂浮区域与第二有源器件区域之间存在第三电容。第一有源器件具有第一工作电压，第二有源器件具有第二工作电压。第一工作电压与第二工作电压之间的差可小于第一工作电压与参考电压之间的差。
在另一方面，衰减器设备包括基板、第一有源器件和第二有源器件。基板与参考电压耦合。第一有源器件形成在基板的第一有源器件区域中且由第一沟槽隔离结构围绕；第二有源器件形成在第二有源器件区域中且由第二沟槽隔离结构围绕。另外，第三沟槽隔离区域介于第一有源器件区域与第二有源器件区域之间以限定基板的第一漂浮区域和第二漂浮区域。在第一有源器件区域与第一漂浮区域之间存在第一电容，在第一漂浮区域与第二漂浮区域之间存在第二电容，在第二漂浮区域与第二有源器件区域之间存在第三电容。衰减器设备进一步包括隔离阱，隔离阱围绕第一漂浮区域与第二漂浮区域且通过第三隔离区域与第一漂浮区域和第二漂浮区域分隔开。第一漂浮区域和第二漂浮区域经由第三隔离区域合并。
在第三方面，集成电路包括多个槽隔离沟槽和辅助沟槽。该辅助沟槽界定多个有源器件区域，同时辅助沟槽界定多个漂浮阱。多个有源器件区域和第一漂浮阱被隔离。多个有源器件区域中的每一个由多个有源器件区域中的一个漂浮阱围绕。集成电路进一步包括被配置为接收第一电位的隔离阱。另外，多个槽隔离沟槽中的每一个均界定多个漂浮阱中的一个漂浮阱的内边界。辅助构成被图案化以通过将每个有源器件区域的侧壁电容隔离于隔离阱而减小每个有源器件区域的侧壁电容。
附图说明
本文提供了这些图以及关联的说明来阐明本发明的具体实施例，而不意在限制。
图1是根据本文的教导的沟槽隔离集成电路的部分剖面。
图2A是根据另一实施例的沟槽隔离集成电路的部分剖面。
图2B是表示根据图2A的实施例的沟槽隔离集成电路的有源组件和寄生组件的示意图。
图3A是表示根据另一实施例的沟槽隔离集成电路的有源组件和寄生组件的示意图。
图3B是根据图3A的实施例的三个电压节点的电压波形对时间。
图4是根据另一实施例的沟槽隔离集成电路的有源组件的示意图。
图5是根据本文的教导的使用不具有漂浮阱的一个隔离沟槽区域的集成电路的以及使用具有漂浮阱的两个隔离沟槽区域的集成电路的以分贝计的增益。
具体实施方式
实施例的下面的详细说明呈现了本发明的具体实施例的各描述。然而，本发明能够以权利要求所限定和覆盖的多种不同方式来具体实施。在本说明中，参考附图，在附图中相似的附图标记可以指示相同或功能上相似的元件。
在现代沟槽隔离集成电路工艺中，当与结隔离工艺相比时，器件电容减小。许多工艺使用贴合晶片来减小器件中的垂直电容。所关心的器件是晶体管，诸如用于形成电路的场效应晶体管(FET)以及双极结型晶体管(BJT)。器件电容直接影响电路的性能，即带宽。
当沟槽隔离集成电路使用额外的晶片来形成“手柄”时，则器件电容的垂直成分能够通过手柄的电阻与地或AC地分隔开。当手柄电阻较大时，垂直电容的效应相比于侧壁电容的效应而相对较小。
当大量的器件或晶体管布置成形成电路时，由器件或晶体管之间的横向电容限定的侧壁电容会变得较大。例如，许多晶体管能够串联地置于电路分支内以形成多晶体管串联衰减器。在多晶体管串联衰减器中，来自每个器件的侧壁电容贡献于总的侧壁电容。当该器件通过焊丝连接到外界时，低通滤波器由焊丝的串联电感和衰减器中的器件的侧壁电容而形成。这反过来减小了电路的带宽。因此，多晶体管串联衰减器的带宽会受每个晶体管的侧壁电容的总电容影响。
不幸的是，在现代沟槽隔离集成电路工艺中，手柄电阻不与横向侧壁电阻串联，并且到地或到AC地的总侧壁电容会变大，从而显著降低带宽和电路性能。因此，存在开发一种使用手柄电阻来改进带宽的替选方法的需要。
本文提供了用于增强沟槽隔离集成电路中的带宽的装置和方法。通过用利用额外沟槽形成的漂浮阱来包围器件，电容的侧壁或横向成分能够减小到可接受水平以改进电路带宽。
图1是根据本文的教导的沟槽隔离集成电路的部分剖面。部分剖面示出了具有第一有源器件区域118、第二有源器件区域120和第三有源器件区域122的集成电路基板的部分。在第一有源器件区域118内，第一晶体管Q1能够利用集成电路(IC)制作工艺来形成。类似地，在第二有源器件区域120内，能够形成第二晶体管Q2，并且在第三有源器件区域122内，形成第三晶体管Q3。在该情况下，制作工艺是使能形成具有绝缘特性的深沟槽的沟槽隔离IC制作工艺。部分剖面具有第一槽隔离沟槽104、第二槽隔离沟槽106和第三槽隔离沟槽108。第一槽隔离沟槽104界定第一有源器件区域118且电隔离第一晶体管Q1。类似地，第二槽隔离沟槽106界定第二有源器件区域120；第三槽隔离沟槽108界定第三有源器件区域122。
虽然图1示出了实际的实施例，其中第一至第三晶体管Q1-Q3具有仅一个围绕的槽隔离沟槽，其中实施例是可能的。例如，除了具有完全围绕第一有源器件区域118的第一隔离沟槽104之外，第一晶体管Q1可以具有一个或多个的附加围绕槽隔离沟槽。通过这种方式，第一晶体管可以具有围绕第一有源器件区域118的双或多沟槽隔离图案。本领域技术人员能够理解具有形成有源区域的一个以上的槽隔离沟槽的概念。
根据本文的教导，辅助沟槽102，不同于槽隔离沟槽，被图案化从而形成第一漂浮阱112、第二漂浮阱114和第三漂浮阱116。该图案合并了器件，使得形成漂浮区域。一般地，漂浮阱可以是不具有触头的p型或n型硅阱，使得漂浮阱的电位不受外部连接控制。漂浮阱形成不与触头或金属连接连接的电路节点。如图1所示，第一漂浮阱112围绕第一有源器件区域118且位于辅助沟槽102与第一槽隔离沟槽104之间。类似地，第二漂浮阱114围绕第二有源器件区域120且定位在辅助沟槽102与第二槽隔离沟槽106之间；并且第三漂浮阱116围绕第三有源器件区域122且定位在辅助沟槽102与第三槽隔离沟槽108之间。围绕辅助沟槽102的是隔离阱100。隔离阱100能够连接到地或另一电位，取决于隔离阱100的掺杂、n型和p型。触头可以在集成工艺步骤期间形成，从而将隔离阱100连接到地或另一电位。
关于图1，合并后的器件的概念能够引入被图案化而形成漂浮区域的辅助沟槽102来定义。不同于双或多隔离沟槽，辅助沟槽是界定第一漂浮阱112、第二漂浮阱114和第三漂浮阱116的边界的全连接图案。
本领域技术人员将理解，合并后的沟槽图案因此不同于完全围绕晶体管的双或多沟槽沟槽隔离图案。例如，如图1所示，辅助沟槽102形成图案，使得其形成第一有源区域118与第二有源区域120之间的边界。辅助沟槽102还形成第二有源区域120与第三有源区域122之间的边界。
通过各器件区域形成的寄生电容能够表示为如图1绘制的集总电容器。例如，第一有源器件区域118可以具有由第一竖直寄生电容器128表示的对地竖直电容。类似地，第二有源器件区域120可以具有由第二竖直寄生电容器136表示的对地竖直寄生电容；并且第三有源器件区域122可具有由第三竖直寄生电容器144表示的对地竖直寄生电容。
此外，存在还能表示为集总电容器的与沟槽区域相关联的横向寄生电容。例如，第一侧壁寄生电容器124表示隔离阱100与第一漂浮阱112之间的辅助沟槽102的电容。该表示基于形成隔离阱100与第一漂浮阱112之间的介电物的辅助沟槽102的材料特性。类似地，第二侧壁寄生电容器126表示第一漂浮阱112与第一有源器件区域118之间的第一槽隔离沟槽104的电容。而且，通过对称，第三侧壁寄生电容器130表示第一有源器件区域118与第一漂浮阱112之间的第一槽隔离沟槽104的电容。沿着图1的部分剖面继续，第四侧壁寄生电容器132表示了第一漂浮阱112与第二漂浮阱114之间的辅助沟槽102的电容。第五侧壁寄生电容器134表示第二漂浮阱114与第二有源器件区域120之间的第二槽隔离沟槽106的电容。一般地，集总电容器可绘制成表示图1的部分剖面的每个沟槽段的寄生电容；因此，为了避免重复，其余的绘制的集总电容被标识如下：第六侧壁寄生电容器138，第七侧壁寄生电容器140，第八侧壁寄生电容器142，第九侧壁寄生电容器146，以及第十侧壁寄生电容器148。
具有辅助沟槽以及第一漂浮阱112、第二漂浮阱114和第三漂浮阱116能够有益地借助串联连接的侧壁寄生电容来改善器件性能。当有源器件区域的晶体管组合在电路分支内时，每个有源器件区域的寄生电容能够贡献于总寄生电容。如图1所示，寄生侧壁电容器被串联地放置，这不仅有益地减小了总寄生电容，而且减小了对AC地的位移电流。其一，串联连接的电容器减小净电容。通过示例的方式，具有均等电容C的串联的两个电容器展现出C的一半的减小的净电容。其次，当有源器件区域的信号电压类似时，则使寄生侧壁电容器串联通过将侧壁电容隔离于AC地而减小了对AC地的寄生位移电流。
虽然图1的部分剖面示出了沟槽隔离IC具有三个有源器件区域，但是具有更少或更多有源器件区域的其它实施例是可能的。
图2A是根据另一实施例的沟槽隔离集成电路的部分剖面。部分剖面可以是图1的部分剖面的实施例，提供了更多关于阱扩散型、p型或n型以及有源器件区域晶体管类型，即BJT或CMOS晶体管的细节。而且，在图2A中，阱扩散被显示为p型。例如，隔离阱100是p型。第一漂浮阱112、第二漂浮阱114和第三漂浮阱116是p型。而且，第一有源器件区域118、第二有源器件区域120和第三有源器件区域122具有p型阱。虽然图2A的实施例显示了具有p型阱的实施例，但是其它实施例是可能的。例如，隔离阱可以是n型。此外，本领域普通技术人员能够理解，具有不同扩散型，p型或n型的不同晶体管是可能的。
在图2A中，每个有源器件区域均包含NMOS晶体管。在第一有源器件区域118内，第一NMOS晶体管Q1具有带源极触头S1 202的N+扩散源极208以及带漏极触头D1 206的N+扩散漏极210。N+扩散源极208和N+扩散漏极210扩散到形成第一NMOS晶体管Q1的主体的p型阱中。还扩散到p型阱中的是带主体触头B1 201的P+扩散207。栅极触头G1 204提供了到第一NMOS晶体管Q1的栅极的连接。类似地，在第二有源器件区域120内，第二NMOS晶体管Q2由在形成具有P+扩散217的主体的p型阱内的N+扩散源极218和N+扩散漏极220形成。第二NMOS晶体管Q2也具有源极触头S2 212、栅极触头G2 214、漏极触头D2 216和主体触头B2 211。并且，在第三有源器件区域122内，第三NMOS晶体管Q3由在形成具有P+扩散227的主体的p型阱内的N+扩散源极228和N+扩散漏极230形成。第三NMOS晶体管Q3也具有源极触头S3 222、栅极触头G3 224、漏极触头D3 226和主体触头B3 221。
在图2A的实施例中，第一漂浮阱112、第二漂浮阱114和第三漂浮阱116能够在无触头和金属化的情况来加工。另一方面，隔离阱100可以具有实现到地或到第一电位的电连接的触头。在图2A中，隔离阱100具有具有第一基板触头SUB1 262的P+扩散区域260以及具有第二基板触头SUB2 266的P+扩散区域264。第一基板触头SUB1 262和第二基板触头SUB2 266能够连接到地或DC电位。另外，虽然图2A示出了隔离阱100具有第一基板触头SUB1 262和第二基板触头SUB2 266，其它构造是可能的，并且隔离阱100可以具有更少或更多的基板触头。
类似于图1，图2A的部分剖面示出了沟槽隔离IC具有含NMOS晶体管的三个有源器件区域；然而，具有更多或更少有源器件区域的实施例是可能的。此外，能够加工包括NPN BJT晶体管、PNP BJT晶体管或PMOS晶体管的其它晶体管类型，而不是NMOS晶体管。另外，阱扩散可以是n型，隔离阱100可以连接到DC电位，而不是地。
图2B是根据图2A的实施例表示沟槽隔离集成电路的的有源组件和寄生组件的示意图。图2B的沟槽隔离IC能够表示图2A的沟槽隔离IC的示意图，其中第一NMOS 242、第二NMOS 244和第三NMOS 246分别对应于图2A的第一NMOS Q1、第二NMOS Q2和第三NMOS Q3。图2B示出了NMOS晶体管串联连接而使得第一NMOS晶体管242的漏极触头D1电连接到第二NMOS晶体管244的源极触头S2并且使得第二NMOS晶体管244的漏极触头D2电连接到第三NMOS 246晶体管的源极触头S3。
在图2B中，电阻器252电连接在主体触头B1与地之间。类似地，电阻器254电连接在主体触头B2与地之间；并且电阻器256电连接在主体触头B3与地之间。电阻器252、电阻器254和电阻器256在外部且起作用以将地电位施加到它们相应的主体触头。例如，电阻器252提供从地到主体触头B1的地电位。此外，第一基板触头SUB1和第二基板触头SUB2电连接到地。第一源极-主体电容器CS1表示源极触头S1与主体触头B1之间的寄生电容，而第一漏极-主体电容器CD1表示漏极触头D1与主体触头B1之间的寄生电容。类似地，第二源极-主体电容器CS2表示源极触头S2与主体触头B2之间的寄生电容，而第二漏极-主体电容器CD2表示漏极触头D2与主体触头B2之间的寄生电容。最后，第三源极-主体电容器CS3表示源极触头S3与主体触头B3之间的寄生电容，而第三漏极-主体电容器CD3表示漏极触头D3与主体触头B3之间的寄生电容。
在图2B的实施例中，电阻器252-256可以具有高值，诸如1兆欧，从而提供高电阻主体连接。本领域普通技术人员能够理解，其它实施例是可能的，取决于在制作集成电路时所使用的晶片贴合的类型。例如，电阻器252-256能够被排除，取决于晶片贴合的类型。在一些实施例中，大的寄生主体电阻能够存在且能够与基板或手柄和主体阱之间的寄生电容相接触。
因为第一基板触头SUB1和第二基板触头SUB2连接到地，表示与隔离阱100相关联的电容的第一侧壁电容器124和第十侧壁电容器148接地。使得第一NMOS 242、第二NMOS 244和第三NMOS 246串联地布置使得第一侧壁电容器124至第十侧壁电容器148串联地布置。
另外，设有不接地的漂浮阱将其余的侧壁电容器节点隔离于隔离阱100；因此，其余的侧壁电容器节点隔离于地。除了第一侧壁电容器124和第十侧壁电容器148的地连接之外，其余的侧壁电容器布置成与通过漂浮阱以及通过电阻器252、电阻器254和电阻器256隔离于地的节点串联地布置。当电阻器252、电阻器254和电阻器256具有相对高的阻抗时，则主体连接B1、B2和B3能够相对隔离于地。通过这种方式，从第一NMOS242、第二NMOS 244和第三NMOS 246耦合的信号能够有益地隔离于地。通过隔离于地电位，从第一NMOS 242、第二NMOS 244和第三NMOS 246耦合的信号能够以相对低的损耗传播到地。
另外，因为第一NMOS 242、第二NMOS 244和第三NMOS 246串联地布置，所以位于串联布置内的信号能够具有相似的波形。例如，从第一NMOS 242耦合的信号将具有与从第二NMOS 244耦合的信号相似的波形。这又能够减小与第一至第十侧壁电容器124-148相关联的位移电流。
而且，在使用诸如PMOS的有源器件和/或具有带n型掺杂的隔离阱的实施例中，除了地之外的DC电位能够连接到隔离阱100。在该情况下，DC电位能够表示AC地，并且将侧壁电容隔离于AC地的益处能够等同于将侧壁电容隔离于地的益处。
图3A是根据另一实施例的表示沟槽隔离集成电路的有源组件和寄生组件的示意图。图3A能够表示在控制节点处以栅极控制电压VCNT操作且在源极触头S1处接收输入信号VSIG的图2B的应用。第一栅极电阻器302电连接在栅极触头G1与控制节点之间。第二栅极电阻器304电连接在栅极触头G2与控制节点之间，并且第三栅极电阻器306电连接在栅极触头G3与控制节点之间。
图3B是根据图3A的实施例的用于三个电压节点的电压波形对时间。栅极控制电压VCNT能够是模拟电压或数字电压。当栅极控制电压VCNT施加逻辑低和逻辑高之间的数字或模拟电压时，输入信号VSIG通过第一NMOS 242、第二NMOS 244和第三NMOS 246沿着从源极触头S1到漏极触头D3的分支传播。图3B示出了在源极触头S1与漏极触头D3之间的不同点处的波形。此处，电压VA波形能够表示漏极触头D1处的电压信号。电压VB波形能够表示漏极触头D2处的电压信号，并且电压VC波形能够表示漏极触头D3处的电压信号。电压VA波形能够经由第一漏极-主体电容器CD1耦合到主体触头B1。类似地，电压VB能够经由第二漏极-主体电容器CD2耦合到主体触头B2，并且电压VC能够经由第三漏极-主体电容器CD3耦合到主体触头B3。
有益地，侧壁电容器的位移电流能够相对低，因为电压波形VA-VC具有类似的电压摆动。例如，主体触头B1与主体触头B2之间的电压差可以与电压波形VA与电压波形VB之间的电压差有关。因为这些波形具有小的差分值，所以跨侧壁电容器130、侧壁电容器132和侧壁电容器134的串联布置的位移电流可以相对较小。因此，当有源器件以如上所示的方式组合而使得信号具有跨侧壁电容器的小的差分电压变化时，位移电流的额外减小能够通过漂浮阱来实现。
图4是根据另一实施例的沟槽隔离集成电路的有源组件的示意图。该实施例示出了有源器件的布置，其受益于使用诸如图2A所示的漂浮阱。图4是具有串联地布置在输入IN与输出OUT之间的第一多个NMOS器件402-412的T型衰减器。T形成有在中央节点与地之间的第二多个NMOS器件414-416。中央节点由NMOS 406、NMOS 414和NMOS 408的连接而形成。当第一多个NMOS器件402-412和第二多个NMOS器件414-416利用图2A的技术布置在集成电路中时，则从输入IN到输出OUT的信号能够以相对低的位移电流损耗而传播。位移电流由于如上文关于图2A和图3A所论述的原因而减小。其一，通过具有串联布置来减小侧壁电容。其次，侧壁电容器隔离于地。第三，器件布置的信号提供了跨侧壁电容器的相对较小的电压变化，从而引起相对小的位移电流。
虽然图4示出了T型衰减器的实施例，但是其它电路实施例是可能的。例如，不形成T型衰减器，有源器件能够用于形成其它衰减器类型。其它衰减器类型可以包括pi型，桥接T型或混合pi型。而且，本领域普通技术人员将理解，NMOS器件能够由PMOS器件来取代而实现衰减器和电路的PMOS实施例。
图5是根据本文的教导使用不具有漂浮阱502的一个隔离沟槽区域的集成电路和使用具有漂浮阱504的两个隔离沟槽区域的集成电路的以分贝计的增益。在比较使用不具有漂浮阱502的一个隔离沟槽区域的集成电路和使用具有漂浮阱504的沟槽区域的集成电路时，实验衰减设置被固定；并且在两种情况下，使用不具有漂浮阱502的一个隔离沟槽区域以及使用具有漂浮阱504的两个隔离沟槽区域，布置到T衰减器中的有源器件诸如图4所示。较高带宽的期望目标是在使用具有漂浮阱504的两个隔离沟槽区域的情况下实现的。这对应于具有类似图2A的布置的有源器件，并且与使用不具有漂浮阱502的一个隔离沟槽区域的情况相比，减小侧壁电容、类似的电压摆动和隔离于地的益处允许带宽进一步延展。
应用
采用上述具有漂浮阱的沟槽隔离有源器件的设备能够实现到各种电子设备中。电子设备的示例可以包括但不限于消费电子产品、消费电子产品的零件、电子测试装备等。电子设备的示例还可以包括光学网络或其它通信网络的电路。消费电子产品可以包括，但不限于，汽车、摄像录像机、照相机、数字照相机、便携式记忆芯片、洗衣机、干燥机、洗衣机/干燥机、复印件、传真机、扫描仪、多功能外围设备等。此外，电子设备可以包括非成品，包括那些用于工业、医疗和汽车应用的非成品。
前面的说明书和权利要求可能提到元件或特征“连接”或“耦合”在一起。如本文所使用的，除非上下文明确说明，否则“连接”意指一个元件/特征直接或间接地连接到另一元件/特征，而不一定是机械地。同样，除非明确说明，否则，“耦合”意指一个元件/特征直接或间接地耦合到另一元件/特征，而不一定是机械地。因此，虽然图中所示的各个示意图描绘了元件和组件的示例布置，但是额外的中间元件、器件、特征或组件能够存在于实际的实施例中(假设描绘的电路的功能不会受到不利影响)。
虽然已经根据一些实施例描述了本发明，但是对于本领域技术人员而言显而易见的其它实施例，包括那些未提供本文阐述的全部特征和优点的实施例，同样在本发明的范围内。而且，上述的各个实施例能够组合以提供另外的实施例。另外，在一个实施例的上下文中所显示的一些特征同样能够并入其它实施例中。因此，本发明的范围仅参考随附的权利要求书来限定。

Claims (21)

1.衰减器设备，包括：
基板，其与参考电压耦合；
第一有源器件，其形成在所述基板的第一有源器件区域中，其中所述第一有源器件区域由第一沟槽隔离结构围绕；
第二有源器件，其形成在第二有源器件区域中，其中所述第二有源器件由第二沟槽隔离结构围绕；
其中第三沟槽隔离区域介于所述第一有源器件区域和第二有源器件区域之间以限定所述基板的第一漂浮区域和第二漂浮区域，使得在所述第一有源器件区域与所述第一漂浮区域之间存在第一电容，在所述第一漂浮区域与所述第二漂浮区域之间存在第二电容，并且在所述第二漂浮区域与所述第二有源器件区域之间存在第三电容；
其中所述第一有源器件具有第一工作电压且所述第二有源器件具有第二工作电压，并且其中所述第一工作电压与第二工作电压之间的差小于所述第一工作电压与所述参考电压之间的差。
2.如权利要求1所述的设备，其中所述第一漂浮区域和第二漂浮区域横过所述第三沟槽隔离区域合并，使得跨所述第一电容、第二电容与第三电容的误差电流减小。
3.如权利要求1所述的设备，其中所述第一有源器件和第二有源器件是晶体管。
4.如权利要求3所述的设备，其中所述设备包括衰减器，其中每个所述晶体管均衰减输入信号。
5.如权利要求1所述的设备，其中所述第一电容、第二电容和第三电容串联地连接。
6.如权利要求1所述的设备，进一步包括隔离阱，所述隔离阱围绕所述第一漂浮区域和第二漂浮区域并且通过所述第三隔离区域与所述第一漂浮区域和第二漂浮区域分隔开。
7.如权利要求1所述的设备，其中所述参考电压是地。
8.衰减器设备，包括：
基板，其与参考电压耦合；
第一有源器件，其形成在所述基板的第一有源器件区域中，其中所述第一有源器件区域由第一沟槽隔离结构围绕；
第二有源器件，其形成在第二有源器件区域中，其中所述第二有源器件由第二沟槽隔离结构围绕；
其中第三沟槽隔离区域介于所述第一有源器件区域与第二有源器件区域之间以限定所述基板的第一漂浮区域和第二漂浮区域，使得在所述第一有源器件区域与所述第一漂浮区域之间存在第一电容，在所述第一漂浮区域与所述第二漂浮区域之间存在第二电容，并且在所述第二漂浮区域与所述第二有源器件区域之间存在第三电容；以及
隔离阱，其围绕所述第一漂浮区域和第二漂浮区域且通过所述第三隔离区域与所述第一漂浮区域和第二漂浮区域分隔开，并且其中所述第一漂浮区域和第二漂浮区域经由所述第三隔离区域合并。
9.如权利要求8所述的设备，其中所述第一有源器件具有第一工作电压，并且所述第二有源器件具有第二工作电压，并且其中所述第一工作电压与第二工作电压之间的差小于所述第一工作电压与所述参考电压之间的差。
10.如权利要求8所述的设备，其中所述第一漂浮区域和第二漂浮区域跨所述第三沟槽隔离区域合并，使得跨所述第一电容、第二电容和第三电容的误差电流减小。
11.如权利要求8所述的设备，其中所述第一有源器件和第二有源器件是晶体管。
12.如权利要求11所述的设备，其中所述设备包括衰减器，其中每个所述晶体管均衰减输入信号。
13.如权利要求8所述的设备，其中所述第一电容、第二电容和第三电容串联地连接。
14.如权利要求8所述的设备，进一步包括隔离阱，所述隔离阱围绕所述第一漂浮区域和第二漂浮区域并且通过所述第三隔离区域与所述第一漂浮区域和第二漂浮区域分隔开。
15.集成电路，包括：
多个槽隔离沟槽，其形成在所述集成电路内从而界定多个有源器件区域，其中所述多个有源器件区域中的每一个被隔离；
辅助沟槽，其形成在所述集成电路内从而界定多个漂浮阱，其中所述多个有源器件区域中的每一个均由所述多个漂浮阱中的一个漂浮阱围绕，并且其中所述多个漂浮阱中的每一个都被隔离；
隔离阱，其被配置为接收第一电位；
其中所述多个槽隔离沟槽中的每一个界定所述多个漂浮阱中的一个漂浮阱的内边界；以及
其中所述辅助沟槽被图案化以通过将每个有源器件区域的侧壁电容隔离于所述隔离阱来减小每个有源器件区域的侧壁电容。
16.如权利要求15所述的集成电路，其中所述多个有源器件区域被合并，使得由于相邻的有源器件区域之间的信号引起的位移电流减小。
17.如权利要求15所述的集成电路，其中所述多个有源器件区域包括电连接而形成电路的晶体管。
18.如权利要求15所述的集成电路，其中所述多个有源器件区域包括具有第一晶体管的第一有源区域以及具有第二晶体管的第二有源区域，其中所述第一晶体管与所述第二晶体管相邻，使得第一漂浮阱和第二漂浮阱位于所述第一晶体管与所述第二晶体管之间。
19.如权利要求18所述的集成电路，其中所述第一漂浮阱和所述第二漂浮阱减小所述第一晶体管与所述第二晶体管之间的侧壁电容。
20.如权利要求19所述的集成电路，其中所述第一晶体管的电压信号和所述第二晶体管的电压信号具有相称的电压摆动，使得跨所述第一晶体管与所述第二晶体管之间的相邻侧壁电容的位移电流减小。
21.如权利要求20所述的集成电路，其中所述第一晶体管和第二晶体管是电连接在步进衰减器的电分支内的NMOS晶体管。
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