CN103384143B - 包括输入信号限制网络的放大电路 - Google Patents

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Abstract

本发明涉及包括半导体衬底的用于换能器信号的集成放大电路。半导体衬底包括信号限制网络，该信号限制网络包括耦合在前置放大器的输入和集成放大电路的第一预定电位之间的第一和第二平行支路。第一支路包括通过限制网络被耦合为沿第一方向的传导电流的多个级联半导体二极管，以及第二支路包括通过限制网络耦合至沿第二方向的传导电流的多个级联半导体二极管。电流阻挡件被配置为中断在第一支路或者第二支路的半导体二极管的阳极或者阴极和半导体衬底之间的寄生电流路径。

Description

包括输入信号限制网络的放大电路
本发明涉及包括半导体衬底的用于换能器信号的集成放大电路。半导体衬底包括信号限制网络，该信号限制网络包括耦合在前置放大器的输入和集成放大电路的第一预定电位之间的第一和第二平行支路。第一支路包括被耦合为通过限制网络沿第一方向传导电流的多个级联的半导体二极管，以及第二支路包括被耦合通过限制网络沿第二方向传导电流的多个级联的半导体二极管。电流阻挡件被配置为中断在第一支路或者第二支路的半导体二极管的阳极或者阴极和半导体衬底之间的寄生电流路径。
背景技术
具有大信号幅值的换能器信号的可接受处理对集成放大电路（尤其是处理来自电容性驻极体或者电容换能器元件的信号的放大电路）的输入提出了重大挑战。微型ECM可以包括这种微型电容性驻极体或者电容换能器元件用于在如移动端子、助听器、头戴式耳机、录音摄影机等的便携式设备中执行声音获取或者记录。
由换能器提供的大信号幅值必须由前置放大器的输入级以基本线性的方式处理至期望的最大幅值。在期望的最大幅值之上，换能器信号必须被限制以避免对耦合至集成放大电路的输入的前置放大器和/或其它有源或无源电路组件的输入设备造成不可逆的损伤。限制输入信号最大幅值的已知方法是将包括一对反向并联二极管的输入信号限制网络放置在前置放大器的输入和接地之间，或者设置电源电压和接地之间的任何其它合适的电位，以便超过大约+/-一个二极管压降（通常为+/-0.5-0.6V）的输入信号幅值被限制至后者的峰值电平。然而，该最大幅值电平远低于由当代微型ECM和其它类型的电容性麦克风传递的最大未失真幅值电平。当用于电容性麦克风（例如微型ECM）的麦克风前置放大器时，输入信号限制网络的较低的最大幅值处理能力导致过早失真和音频信号限幅。过早失真和音频信号限幅意味着电容性麦克风的动态范围的上部分（例如，高于110、120或者130dBSPL等的声压级，该声压级取决于麦克风灵敏度）变得毫无用处。
因此，人们非常需要提供能够在大约+/-0.5-0.6V的上述峰-峰电平之上处理好最大幅值的输入信号限制网络。输入信号限制网络应当优选地在现有集成半导体工艺（例如亚微米CMOS）中可实现并且占据小的半导体管芯面积以保持低成本。
在前置放大器的输入处增加最大输入信号能力的一个可能的方法是将多于一个二极管或者其它非线性组件串联放置在输入信号限制网络的每个支路中。然而，由于在阱中制造的任何扩散二极管受到耦合在阱和半导体衬底之间的寄生二极管的不良影响，因此这在标准半导体工艺中是不可行的。由于半导体衬底耦合至接地，因此当被正向偏置时，寄生二极管创建从阳极或者阴极至接地的寄生电流路径，并且破坏了对于大输入信号幅值（例如，高于前述大约+/-0.5-0.6V的峰-峰电平）的输入信号限制网络的半导体二极管的预期操作。根据本发明，这一问题得到了规避，在本发明中电流阻挡件被配置为中断从半导体二极管的阳极或者阴极至半导体衬底的寄生电流路径。
本发明的一个实施例基于包括电流阻挡件的二极管拓扑或者设计的提供，所述电流阻挡件创建除了朝向半导体衬底的第一寄生二极管以外的第二寄生二极管。该第二、附加的寄生二极管与第一寄生二极管串联耦合并且被安排用于沿第一寄生二极管的相反方向向前传导，从而阻挡向半导体衬底的寄生电流的任何流动或者来自半导体衬底的寄生电流的任何流动。与标准半导体工艺相比，该半导体二极管拓扑优选地基于提供额外阱扩散的半导体工艺。
本发明的另一个实施例基于二极管拓扑或者设计的提供，所述二极管拓扑或者设计包括第一极性的第一多晶硅件和第二极性的第二多晶硅件，其被设置为在厚氧化层的与半导体衬底相反的顶部上电接触。厚氧化层起电流阻挡件的作用，以使得二极管拓扑的阴极端子和阳极端子与半导体衬底绝缘，并且相应地阻止到接地的任何寄生二极管电流路径的创建。
现有技术
US2011/0026739A1描述了双路径麦克风前置放大器结构，其包括耦合至放大电路的输入端的信号限制网络。该信号限制网络包括一对支路，其中每个支路包括沿正向传导的相同方向耦合的2至5个级联二极管。
发明内容
本发明的第一方面涉及包括半导体衬底的用于换能器信号的集成放大电路。半导体衬底包括第一极性的半导体材料并且所述半导体衬底进一步包括：
-前置放大器，包括用于接收所述换能器信号的输入，
-信号限制网络，包括耦合在所述前置放大器的输入和所述集成放大电路的第一预定电位之间的第一和第二平行支路。第一支路包括被耦合为通过所述限制网络沿第一方向传导电流的多个级联半导体二极管，第二支路包括被耦合为通过所述限制网络沿第二方向传导电流的多个级联半导体二极管。根据本发明，电流阻挡件被配置为中断在所述第一支路或者所述第二支路的半导体二极管的阳极或者阴极与所述半导体衬底之间的寄生电流路径。
集成放大电路可以被设计为ASIC或者被包括为ASIC的子电路，其以CMOS半导体工艺（例如模拟、数字或者混合信号亚微米CMOS）制造。除集成放大电路之外，ASIC还可以包括多个额外的电路和组件，例如电荷泵、控制器或者定序器、时钟发生器、A/D转换器等。集成放大电路的形状和尺寸优选地设置为放置在换能器的外壳结构内，例如微型电容麦克风或者电容式麦克风。在该实施例中，换能器信号可以由电耦合至前置放大器的输入的电容换能器元件生成。
第一支路的多个级联半导体二极管被定向为或者配置成具有相同的正向传导方向以及第二支路的多个级联半导体二极管被配置成具有相同的正向传导方向。然而，穿过第一支路的正向传导的第一方向与穿过第二支路的正向传导的第二方向相反。因此，每个支路仅仅针对超过正在讨论的支路的多个级联半导体二极管的正向二级管压降的总和的正输入信号幅值或者负输入信号幅值的一个方向传导电流。技术人员将理解，第一支路和第二支路可以包括相同数量的级联半导体二极管或者不同数量的级联半导体二极管。每个支路的级联半导体二极管优选地属于相同的类型，例如简单二极管、多晶硅二极管、二极管耦合的MOS晶体管或者二极管耦合的双极性晶体管等。
此外，如果第一和第二支路包括相同类型的相同数量的级联半导体二极管，那么当信号限制被激活以提供基本对称的输入信号的限制时，最大的正输入信号幅值可以基本上等于最大的负输入信号幅值。技术人员将理解，限制之前的最大正和负输入信号幅值可以由第一和第二支路中的每一个的级联半导体二极管的数量和类型的合适选择进行调节或者控制。第一和第二支路中的每一个的级联半导体二极管的数量为两个或者更多（例如2至20个）。在一些实施例中，最大正和负输入信号幅值位于+/-1.2V-10V之间。在这个背景下，当信号限制网络将10%的总谐波失真引入输入信号时，最大正和负输入信号幅值可以被定义为在1kHz处的输入信号的峰值幅值。
信号限制网络优选地DC耦合至前置放大器的输入以设置前置放大器的DC偏置点。在该实施例中，信号限制网络还起到用于前置放大器的偏置网络的作用。信号限制网络可以连接至接地电位或者连接至集成放大电路的另一个合适的电位（例如正或者负DC参考电压）。可选择地，信号限制网络可以通过耦合电容器耦合至集成放大电路的输入垫并且连接至前置放大器的输入，从而在集成放大电路的输入处直接限制最大峰值输入电压。
电流阻挡件确保通过在多个半导体二极管中的至少一个的阳极或者阴极和半导体衬底之间的寄生电流路径的电流的流动被抑制或者被基本上消除。寄生电流路径通常包括耦合至被设置在半导体衬底中的半导体二极管的阳极扩散或者阴极扩散的一个或者多个寄生二极管。这些寄生二极管从阳极或者阴极扩散耦合至半导体衬底，所述半导体衬底通常被保持在接地电位处。因此，第一或者第二支路的多个级联半导体二极管经由一个或者多个寄生二极管耦合至接地，这因此短路了多个级联半导体二极管。因此，除非寄生电流路径（一个或多个）被阻挡或者消除，否则级联半导体二极管无法提供峰值输入电压处理能力的期望增加。优选地，第一和第二支路中的至少一个的每个半导体二极管包括电流阻挡件，被配置为中断在半导体二极管的阳极或者阴极和半导体衬底之间的寄生电流路径。该实施例通过阻挡所有寄生电流路径最大化了正在讨论的一个支路或者两个支路的峰值输入电压处理能力。
本发明的一个实施例基于与标准半导体工艺相比提供额外阱扩散的半导体工艺。该实施例包括如下半导体二极管拓扑和设计：除在半导体二极管的阳极或者阴极和半导体衬底之间形成的上述第一寄生二极管以外，还包括第二寄生二极管。该附加的第二寄生二极管与第一寄生二极管串联耦合并且被设置用于沿第一寄生二极管的相反方向正向传导。因此，在阳极或者阴极和半导体二极管之间的寄生电流的流动被阻挡或者中断。根据一个这种实施例，第一支路或者第二支路的半导体二极管包括：
-第一极性的第一阱扩散，形成半导体二极管的阳极端子或者阴极端子的一部分并且包围形成半导体二极管的相对端子的第二极性的第一扩散，
-第二极性的第二阱扩散，包围第一阱-扩散并且进一步包围被设置在第一阱扩散外部的第二极性的第二扩散以形成电流阻挡件，
-第一极性的第一扩散，被设置在第二阱-扩散的外部的半导体衬底中。
如上所述，第一支路的每个半导体二极管和/或第二支路的每个半导体二极管包括电流阻挡件。技术人员将理解第一和第二极性将取决于特定半导体工艺。因此，第一极性可以是p-型以及第二极性是n-型，从而半导体衬底包括p-型半导体材料（例如P-）。可选择地，第一极性可以是是n-型以及第二极性可以是p-型，从而半导体衬底包括n-型半导体材料（例如N-）。第二极性的第二扩散的掺杂优选地高于第二极性的第二阱扩散的掺杂。同样地，第一极性的第一扩散的掺杂优选地高于第一极性的第一阱扩散的掺杂。
每个半导体二极管优选地包括被安排在第一阱扩散内部的第一极性的第二扩散。由于第一极性的第一阱扩散形成阳极端子或者阴极端子的一部分，因此第一极性的第二扩散可以被用作用于接触件的电耦合点，所述接触件通过金属布线建立从阳极端子或者阴极端子至信号限制网络的其它组件（例如相邻的半导体二极管）的电连接。第一极性的第二扩散的掺杂优选为高于第一极性的第一阱扩散的掺杂。
第二极性的第二扩散从集成放大电路电解耦（即浮置），这阻止了从反向的第一和第二寄生二极管的中点至半导体衬底形成任何寄生电流路径。第二极性的第二扩散可以可选择地电连接至第三预定电位，这阻止了穿过第一和第二寄生二极管的闩锁。
本发明的优选实施例提供半导体衬底中的第一和第二支路的级联半导体二极管的紧凑设计或者布局。该实施例优选地利用相邻布置的一对半导体二极管，其中成对电路方式的半导体二极管被布置在信号限制网络的第一和第二支路中的不同支路中。在该实施例中，第一支路的每个半导体二极管包括：
-第一极性的第一阱扩散，形成半导体二极管的阳极端子或者阴极端子的一部分并且包围形成半导体二极管的相对端子的第二极性的第一扩散，
-第二极性的第二阱扩散，包围第一阱-扩散并且进一步包围被布置在第一阱扩散外部的第二极性的第二扩散以形成电流阻挡件，
-所述第二阱扩散通过第二极性的第二扩散电连接至集成放大电路的预定电位，
-第一极性的第一扩散，被布置在第二阱-扩散的外部的半导体衬底中。此外，第二支路的每个半导体二极管包括第二极性的第三阱扩散，被布置在半导体衬底中并且形成半导体二极管的阳极端子或者阴极端子的一部分以及第三阱扩散，包围形成半导体二极管的对立端子的第一极性的第二扩散。
第一极性的第一扩散和第二极性的第二扩散优选地连接至集成放大电路的接地电位。如果半导体衬底的半导体材料的极性是P-，那么第一极性的第一扩散可以包括P+型的扩散。在该实施例中，第二极性的第二扩散优选地包括N+掺杂材料，从而第二极性的第二N-阱的N-掺杂材料通过第二极性的第二扩散电耦合至接地。在可选实施例中，第一极性的第二扩散和第二极性的第二扩散可以各自耦合至集成放大电路的另一个预定电位以阻止穿过第一和第二寄生二极管的闩锁。
在优选实施例中，第一极性（GND）的第二扩散被布置在第二极性的第二阱扩散和第二极性的第三阱扩散中间以提供相邻布置的一对半导体二极管的紧凑布局。该实施例可以被用于第一和第二支路的多个级联半导体二极管的每对半导体二极管以最小化整个信号限制网络的管芯面积消耗。
第一极性的第一阱扩散形成第一支路的半导体二极管的阳极端子或者阴极端子的一部分，其优选地包括被布置在第一阱扩散内部的第一极性的第二扩散。第一极性的第二扩散被用作用于接触件的电耦合接口，所述接触件通过金属布线建立从第一支路的半导体二极管的阳极端子或者阴极端子至信号限制网络的其它组件（例如相邻的半导体二极管）的电连接。第一极性的第二扩散的掺杂优选为高于第一极性的第一阱扩散的掺杂。同样地，第二极性的第三阱扩散形成第二支路的半导体二极管的阳极端子或者阴极端子的一部分，其优选地包括第二极性的第三扩散，从而可以以类似方式建立半导体二极管的阳极端子或者阴极端子的电耦合。
根据本发明的另一个优选实施例，半导体开关优选地包括MOS晶体管，所述半导体开关耦合在第一支路的多个级联半导体二极管中的一个或者多个二极管两端或者MOS晶体管耦合在第二支路的多个级联半导体二极管中的一个或者多个二极管两端。以这种方式，MOS晶体管的漏极端子和源极端子耦合在至少一个半导体二极管的阳极端子和阴极端子两端。由于NMOS晶体管的低接通状态阻抗，其可以基本上短路正在讨论的一个半导体二极管或者多个半导体二极管。选择性地短路第一和第二支路中的至少一个的半导体二极管中的一个或者多个的能力在某些场合下非常有用。NMOS晶体管可以在集成放大电路的上电过程中提供麦克风前置放大器输入处的DC输入偏置电压的迅速稳定。由于信号限制网络可以起到前置放大器输入的极高的阻抗DC偏置点设置网络的作用，因此这是有用的，其中所述极高阻抗确保换能器的小的或者不明显的载入。在前置放大器的输入处的静态状态下，反向偏置链或者级联半导体二极管可以呈现大于1GΩ或者甚至高于10GΩ的阻抗。该阻抗可以导致前置放大器的DC工作点的不可接受的缓慢稳定，所述不可接受的缓慢稳定与将在以下结合附图进一步详细描述的集成放大电路的上电的启动相关。在当前实施例中，可以通过在麦克风放大电路的上电过程中将NMOS晶体管切换至接通状态或者导通状态来消除或者至少减少这种启动问题。因此，主要由跨接的MOS晶体管的低导通电阻旁路多个级联半导体二极管中的一个或者多个，从而使得可以通过上电过程中的低阻抗路径将前置放大器的输入箝位至期望电位。麦克风放大电路的上电一旦完成，跨接的MOS晶体管就被切换至非导通状态或者关断状态，从而使得由第一或者第二支路的一个或者多个级联半导体二极管的阻抗来控制DC工作点。
在一个实施例中，多个半导体开关优选地实现为各自的MOS晶体管，其耦合在第一支路的各个半导体二极管两端和/或多个半导体开关耦合在第二支路的各个半导体二极管两端。在该实施例中，跨接的MOS晶体管可以被布置在第一支路或者第二支路中的每个半导体二极管两端。在另一个实施例中，单个半导体开关（例如MOS晶体管）可以交叉耦合在第一支路的所有半导体二极管两端或者交叉耦合在第二支路的所有半导体二极管两端。对于在前置放大器处的输入信号的给定最大幅值，后者实施例将需要比使用多个MOS晶体管的较前所述实施例更高的MOS晶体管的漏极源极击穿电压。
在上述一个MOS晶体管或者多个MOS晶体管的有利的实施例中，MOS晶体管通过将MOS晶体管的源极扩散和漏极扩散放置到第一阱扩散内部，从而与前述半导体二极管中的一个紧密地集成在一起。第一阱扩散包括半导体二极管的阳极扩散和阴极扩散。在该实施例中，MOS晶体管包括：
-第二极性的第三扩散，被布置在第一阱内以提供MOS晶体管的第一漏极端子或者源极端子。栅极端子，在位于第二极性的第三扩散和第二极性的第一扩散中间的第一阱的上面形成。因此，所述第二极性的第一扩散形成MOS晶体管的第二漏极端子或者第二源极端子以及多个级联半导体二极管的第一半导体二极管的阳极端子。因此，提供MOS晶体管和其相关联的半导体二极管的紧凑布局。
在一个实施例中，第二极性的第三扩散形成MOS晶体管的漏极端子或者源极端子，第二极性的第三扩散电连接至第一半导体二极管的阳极端子，而第二极性的第三扩散连接至与第一半导体二极管相同支路的多个级联半导体二极管的另一个半导体二极管的阳极端子或者阴极端子。在后者实施例中，MOS晶体管可以交叉耦合在相同支路的多个级联半导体二极管的两个或者更多半导体两端。
技术人员将理解{第二极性的第一扩散、第二极性的第二扩散、第二极性的第三扩散、第一极性的第一扩散、第一极性的第三扩散}中的每一个优选地包括连接至其上的电接触件（例如金属接触）。以这种方式，这些扩散中的每一个可以通过沉积在半导体衬底上的合适布线电耦合至集成放大电路的其它组件和电位。
如上所述，第一支路或者第二支路的半导体二极管优选地包括从一组{二极管耦合的双极性晶体管、二极管耦合的MOS晶体管、二极管}中选择的二极管。
本发明的另一个实施例基于二极管拓扑或者设计的提供，所述二极管拓扑或者设计包括被布置在厚氧化层上电接触的第一极性的第一多晶硅件和第二极性的第二多晶硅件。根据该实施例，第一支路的一个或者多个半导体二极管和/或第二支路的一个或者多个半导体二极管包括：
-厚氧化层，沉积在半导体衬底扩散的上表面上形成电流阻挡件，
-第一极性的第一多晶硅件和第二极性的第二多晶硅件，被布置在厚氧化层的与半导体衬底相反的顶部上电接触。
优选地，第一和第二支路中的至少一个的多个级联半导体二极管中的每个半导体二极管包括基于多晶硅件的上述二极管拓扑。第一多晶硅件包括半导体二极管的阳极结构或者阴极结构以及第二多晶硅件形成取决于第一和第二极性（即N+或者P+）的选择的相反结构。在两种情况下，厚氧化层起电流阻挡件的作用以使得当前二极管拓扑的阴极端子和阳极端子与半导体衬底绝缘。相应地，厚氧化层阻止从阴极结构和阳极结构到半导体衬底的任何寄生电流路径的建立，并且因此在大的输入信号幅值处有效地遮挡级联半导体二极管避免与半导体衬底发生短路。
在一个实施例中，第一多晶硅件和第二多晶硅件被相邻布置在厚氧化层的顶部上并且彼此邻接以建立电接触。因此，在第一多晶硅件和第二多晶硅件之间的分界面边缘处形成二极管结。在另一个实施例中，第三多晶硅件被布置在第一多晶硅件和第二多晶硅件中间。第三多晶硅件可以是第一极性的或者第二极性的或者没有极性的。在后者的情况下，第三多晶硅件包括本征多晶硅或者没有任何掺杂的多晶硅。第三多晶硅件被布置在第一多晶硅件和第二多晶硅件的中间并且与第一多晶硅件和第二多晶硅件相邻以建立电接触。第三多晶硅件优选地具有比第一或者第二多晶硅件的掺杂低的掺杂（例如，一点都没有掺杂）。半导体二极管的饱和电流可以通过控制第三多晶硅件的宽度进行调节以符合特定应用或者半导体工艺，所述第三多晶硅件的宽度允许二极管电阻的控制和适应。
技术人员将理解第一支路的半导体二极管和第二支路的半导体二极管可以属于不同类型，从而第一或者第二支路中的至少一个以及优选地每个半导体二极管包括
-第一极性的第一阱扩散，形成半导体二极管的阳极端子或者阴极端子的一部分并且包围形成半导体二极管的相对端子的第二极性的第一扩散，
-第二极性的第二阱扩散，包围第一阱-扩散并且进一步包围被布置在第一阱扩散外部的第二极性的第二扩散以形成电流阻挡件，
-第一极性的第一扩散，被布置在第二阱-扩散的外部的半导体衬底中。第一或者第二支路中的一个的其它支路的至少一个以及优选地每个半导体二极管包括：
-厚氧化层，沉积在半导体衬底扩散的上表面上形成电流阻挡件，
-第一极性的第一多晶硅件和第二极性的第二多晶硅件，被布置在厚氧化层的与半导体衬底相对的顶部电接触。自然地，每个类型的半导体二极管的上述实施例可以自然地用于该混合型的信号限制网络。
在一个实施例中，集成放大电路包括DC偏置电压发生器，用于在第一外部可访问端子处提供DC偏置电压。DC偏置电压发生器可以包括电荷泵，用于为耦合至第一外部可访问端子的电容式麦克风的电容换能器元件板提供较高的偏置电压。集成放大电路的第二外部可访问端子可以耦合至前置放大器的输入，从而第二外部可访问端子可以耦合至电容换能器元件板的另一块板。
本发明的另一个方面涉及电容或者电容式麦克风组件，包括电容换能器元件，具有以彼此隔开关系布置的背板和隔膜。响应于声音，隔膜相对于背板可移动。根据本发明任何上述实施例的集成放大电路电耦合至电容换能器元件，从而隔膜和背板中的至少一个电耦合至前置放大器的输入用于向前置放大器提供麦克风信号。电容或者电容式麦克风可以包括微型ECM（驻极体电容式麦克风），所述微型ECM是包括永久带电驻极体层的特定类型的电容式麦克风。带电驻极体层为电容换能器元件提供DC偏置电压。因此，集成放大电路不需要向微型ECM的背板或者隔膜传递DC偏置电压并且麦克风音频信号可以通过集成放大电路的单个垫路由至前置放大器的输入。在另一个实施例中，电容换能器元件可能需要用于提供给背板或者隔膜的DC偏置电压以提供这些结构之间的电场。根据一个实施例，电容式麦克风组件包括包封背板和隔膜的微型MEMS电容器盒。微型MEMS电容器盒通过例如表面安装技术，被优选地安装在用于所述组件的载体或者衬底（例如印刷电路板或者陶瓷板）上。在后者情况下，集成放大电路可以包括上述第一和第二外部可访问端子，分别为微型MEMS电容器盒的背板和隔膜提供DC偏置电压和前置放大器输入。
附图简述
下面将结合附图对本发明的实施例进行更详细的描述，其中：
图1a）示出了包括耦合至微型ECM的DC偏置网络的现有技术的麦克风放大电路的简化电路示意图，
图1b）示出了包括耦合至微型MEMS电容式麦克风的DC偏置网络的现有技术的麦克风放大电路的简化电路示意图，
图2a）示出了现有技术的麦克风放大电路和其相关联的输入信号限制网络的简化电路示意图，
图2b）示出了穿过现有技术的麦克风放大电路的输入信号限制网络的级联半导体二极管的单个二极管的衬底垂直截面图，
图3a）示出了根据本发明第一实施例的麦克风放大电路和其相关联的输入信号限制网络的简化电路示意图，
图3b）示出了根据本发明第一实施例的穿过麦克风放大电路的输入信号限制网络的级联半导体二极管的单个二极管的衬底垂直截面图，
图4a）示出了根据本发明第二实施例的麦克风放大电路和其相关联的输入信号限制网络的简化电路示意图，
图4b）示出了根据本发明第二实施例的穿过麦克风放大电路的输入信号限制网络的级联半导体二极管的单个二极管的衬底垂直截面图，
图5a）示出了根据本发明第三实施例的麦克风放大电路和其相关联的输入信号限制网络的简化电路示意图，
图5b）示出了根据本发明第三实施例的穿过麦克风放大电路的输入信号限制网络的级联半导体二极管的单个组合二极管和MOS晶体管结构的衬底垂直截面图，
图6a）示出了根据本发明第四实施例的麦克风放大电路和其相关联的输入信号限制网络的简化电路示意图，
图6b）示出了根据本发明第四实施例的穿过输入信号限制网络的级联半导体二极管的单个组合二极管和MOS晶体管结构的衬底垂直截面图，
图7a）示出了根据本发明第五实施例的麦克风放大电路和其相关联的输入信号限制网络的简化电路示意图；以及
图7b）示出了根据本发明第五实施例的穿过输入信号限制网络的级联半导体二极管的单个组合二极管和MOS晶体管结构的衬底垂直截面图。
优选实施例的描述
图1a）示出了耦合至微型ECM的包括DC偏置网络107的现有技术的麦克风放大电路100的简化电路示意图，所述微型ECM示意性地表示为响应于碰撞声音表示其电容变化的可变电容CECM。微型ECM（驻极体电容式麦克风）是特定种类的电容式麦克风，其包括为微型ECM的电容换能器元件（未示出）提供DC偏置电压的永久带电的驻极体层。
放大电路包括具有电耦合至微型ECM和电耦合至DC偏置网络107的输入的前置放大器109。前置放大器109的输入阻抗通常是极大的（例如几十GΩ或者更高）用以避免载入微型ECM和衰减所生成的音频信号。DC偏置网络107包括一对反向并联二极管，耦合在前置放大器109的输入IN和接地之间，从而麦克风前置放大器109的DC输入偏置电压被设置为接近接地电位或者任何其它合适的电位。技术人员将理解DC偏置网络107还作为信号限制网络来操作，从而由微型ECM传递的超过大约+/-一个二极管压降（通常为+/-0.5-0.6V）的输入或者音频信号幅值被限制至后面的峰值电平。如前所述，该最大幅值电平通常远低于微型ECM的最大未失真幅值电平能力并且因此导致过早失真或者音频信号限幅。
图1b）示出了耦合至微型微机电系统（MEMS）制造的电容式麦克风的包括DC偏置网络117的另一个现有技术的麦克风放大电路110的简化电路示意图。MEMS电容式麦克风再次示意性地表示为响应于碰撞声音表示其电容变化的可变电容CMEMS。MEMS电容式麦克风是特定种类的电容式麦克风，其在没有上述ECM的永久带电的驻极体层的情况下操作。因此，麦克风放大电路110包括DC偏置电压电路，该DC偏置电压电路可以包括电荷泵115或者其它类型的DC-DC转换器，以生成用于电容换能器元件所需的DC偏置电压VBIAS。可以向电荷泵115提供来自外部DC电压源113的电力，例如相关联的电子电路块或者电子设备块的电源干线或者电池电压。麦克风放大电路110包括耦合在电荷泵VPUMP的输出和DC偏置电压VBIAS之间的可选低通滤波器。低通滤波器包括串联电阻器R1和接地的电容器C1。麦克风放大电路110包括麦克风前置放大器119，该麦克风前置放大器具有电耦合至MEMS电容式麦克风CMEMS的一个端子的第一外部可访问垫IN。第一端子还电耦合至具有与上述DC偏置网络107类似特性的DC偏置网络117。
图2a）示出了现有技术的麦克风放大电路200和其相关联的信号限制网络207的简化电路示意图。信号限制网络207包括耦合在前置放大器209的输入IN和集成放大电路的接地电位之间的第一和第二平行支路。第一支路包括多个级联的半导体二极管D11-D1m，其被耦合为通过限制网络207沿第一方向从IN至接地的传导电流。第二支路也包括多个级联的半导体二极管D21-D2n，但是其被耦合为沿与第一方向相反的第二方向从接地至IN的传导电流。信号限制网络207的所提出的设计预期目的是从前述电平+/-0.5-0.6V峰值增加其最大幅值的处理能力。然而，用于信号限制网络207设计的、以标准半导体工艺中制造的半导体二极管中的每一个受到耦合至可能处于接地电位（参照图2b中的层P-）的半导体衬底的寄生二极管Dp11-Dp13和Dp21-Dp2n中的一个的影响。由于半导体二极管D11-D1m和D21-D2n中的任何一个的无论阳极还是阴极都不可以被布置在如图2b）中所述的半导体衬底中，因为最终会将半导体二极管的相对端子接地，因此存在寄生二极管。因此，当以高于大约0.5V的电压正向偏压时，寄生二极管Dp21-Dp23中的每一个建立了至地的寄生电流路径，尽管第二支路具有级联半导体二极管D21-D2m，但是该寄生电流路径至少影响了其最大电压处理能力的预期增加。
图2b）示出了穿过信号限制网路207的级联半导体二极管的单个半导体二极管（例如D13）的垂直截面图。半导体二极管（例如D13）包括N-阱（N-），该N-阱被P减或者P-衬底包围。场氧化层211沉积在P-衬底的上表面的顶部，半导体二极管D13由传统半导体工艺步骤形成于P-衬底中。半导体二极管D13由与P+阳极扩散221相互连接的黑色二极管符号示意性地指示，所述P+阳极扩散211与N-阱内部的阴极N+扩散器223相邻布置。P+阳极扩散221电连接至接触213并且具有N+扩散223的阴极N-阱电连接至另一个接触215，从而阳极和阴极可以通过金属布线电耦合至限制网络207的其它组件。半导体二极管D13进一步包括具有相关联的电接触件217的另一个P+扩散225，这两者的组合为P-衬底提供衬底接地连接。然而，除了所期望的或者所设计的半导体二极管D13之外，如阴影线二极管符号所示，在阴极N+扩散223和具有P+扩散225的P-衬底之间形成了寄生二极管Dp13。同样地，除了所期望或者所设计的半导体二极管D12之外，在限制网络207的第二支路中形成了另一个寄生二极管Dp21。一旦该寄生二极管Dp21变得正向偏置，输入信号就被箝位在接地以下一个二极管压降处（即通常为负0.5-0.6V），这影响了限制网络207的第二支路的负峰值电压处理能力的期望增加，其中多个级联半导体二极管D21-D2n可以维持大得多的负输入电压幅值。在第一支路中不存在相似的机制，其中最顶端的寄生二极管Dp11仅耦合至所需半导体二极管D11-D12之间的中点。因此，寄生二极管Dp11变得反向偏置以用于高于正0.5-0.6V的正输入信号幅值。然而，在整个信号限制网络207的输入信号的最大幅值处理中的不对称导致前置放大器209的音频或者输入信号的不对称限幅或者限制。这造成非常令人不愉快的音频信号失真，并且趋向于从期望的DC电压升高前置放大器209的输入IN处的DC电压，导致电容换能器元件两端的错误DC偏置电压（请参照图1b）的项CMEMS）。
图3a）示出了根据本发明第一实施例的具有信号限制网络307的麦克风放大电路300的简化电路示意图。图3b）示出了穿过信号限制网络307的第一支路的多个级联半导体二极管D11-D1m中的单个半导体二极管（例如D11）的衬底垂直截面图。信号限制网络307包括耦合在前置放大器309（A1）的输入IN和集成放大电路300的接地电位之间的第一和第二平行支路。本领域技术人员将理解前置放大器309的电特性可以与上述前置放大器209中的那些特性类似。优选地，在亚微米数字或者混合信号CMOS工艺中制造麦克风放大电路300。
信号限制网络307的第一支路包括多个级联半导体二极管D11-D1m，它们被耦合为沿第一方向从前置放大器309的输入至接地传导电流。第二支路也包括多个级联半导体二极管D21-D2n，它们被耦合为沿相反的第二方向从接地至前置放大器309的输入传导电流。本领域技术人员将理解，第一支路的级联半导体二极管的数量可以等于或者不同于第二支路的级联半导体二极管的数量。第一和第二支路中的每一个的级联半导体二极管的数量优选为等于或者大于二，例如2至20个之间的半导体二极管。通过比较穿过图2b）和图3b）的半导体二极管拓扑的垂直截面图，本领域技术人员可以得出，图2b）的半导体二极管包括N-阱中的P+扩散。该二极管拓扑具有从N-阱至P-衬底的寄生二极管。这导致在第二支路中形成寄生电流路径，其中寄生二极管Dp21直接耦合至半导体二极管D21的阴极和输入节点IN。另一方面，在根据本发明在图3b）中描述的二极管拓扑中，半导体二极管D11包括在P-阱328中的N+扩散。半导体二极管D11具有从P-阱至下层N-阱的寄生二极管。半导体二极管D11还具有从N-阱至P-衬底的额外寄生二极管。由于二极管拓扑的这一不同，与第一支路的半导体二极管D11相关联的寄生二极管Dp11和Dp11r直接耦合至前置放大器的输入IN。因此，当在图2b）中时，可以在第二支路中发现用大的输入信号幅值引起的关键寄生二极管路径，在图3b）中的第一支路中发现关键寄生二极管路径。
本发明的当前实施例包括耦合至第一支路的级联半导体二极管D11-D1m的相应各个半导体二极管的电流阻挡件以及耦合至第二支路的半导体二极管D21-D2n的相应各个半导体二极管的电流阻挡件。第一电流阻挡件表示为第一支路的寄生二极管Dp11r以及第二电流阻挡件表示为图3a）上的信号限制网络307的第二支路的另一个寄生二极管Dp21r。在下面的图3b）中说明这些寄生二极管（例如Dp11r）中的每一个的半导体拓扑并且在下面进行更详细的解释。寄生二极管Dp11r与第二寄生二极管（以Dp11的形式）串联布置。由于寄生二极管Dp11r的正向电流传导方向与串联耦合的第二寄生二极管Dp11相反，因此在半导体二极管D11的阳极和半导体衬底之间的寄生电流路径（由虚线箭头308表示）被打断或者消除。因此，如结合图2的信号限制网络207中的对应情况所述的，从不会允许第二寄生二极管（以Dp11的形式）向半导体衬底传导寄生电流以及将输入信号箝位在接地以下一个二极管压降的电平处（即通常为负0.5-0.6V）。此外，以类似方式耦合至第二支路的剩余半导体二极管D11-D1m的相应各个半导体二极管的其它寄生二极管Dp12r-Dp1mr确保到第一支路中的半导体衬底的所有对应的寄生电流路径也被打断或者消除。因此，在本发明的当前实施例中，限制网络307的第一支路的峰值电压处理能力很大程度上对应于跨越半导体二极管D11-D1m的正向二极管压降的总和。同样地，限制网络307的第二支路的峰值电压处理能力很大程度上对应于跨越半导体二极管D21-D2n的正向二极管压降的总和。因此，可以通过在限制网络307的第一和第二支路中的每一个中选择级联半导体二极管的数量和可能的类型，从而可以以灵活的方式调节针对前置放大器输入处的输入信号的正负输入信号幅值的峰值电压处理能力。
图3b）示出了穿过信号限制网络307的多个半导体二极管的单个二极管（例如D11）的垂直截面图。半导体二极管D11被设置在由N-阱扩散N-包围的P-阱扩散328（P-）内部。N-阱扩散被设置在P-型半导体衬底P-内。场氧化层311沉积在P-衬底的上表面的顶部，半导体二极管D11通过合适的半导体工艺步骤嵌入在P-衬底中。半导体二极管D11由与P+扩散321相互连接的黑色二极管符号示意性地指示，所述P+扩散321用做用于半导体二极管D11的阳极的阱-接触，所述半导体二极管D11的阳极包括P-阱扩散328。在P-阱扩散内，二极管阴极N+扩散323与P+扩散321相邻地布置。半导体二极管D11的阳极相应地包括P-阱328和P+扩散321并且电连接至接触313。由N+扩散323形成的半导体二极管D11的阴极电连接至另一个接触315，从而阳极和阴极可以通过沉积在半导体管芯或者衬底P-上表面上的合适的布线电耦合至限制网络307的其它组件。与上面图2b）中描述的设计类似，半导体二极管D11进一步包括具有相关联的电接触件317的另一个P+扩散325，这两者组合为P-衬底提供衬底接地连接。N-阱进一步包围被设置在P-阱328外部的第二N+扩散327，其中在P-阱和N-阱之间按照阴影线二极管符号所示的方向形成第一寄生二极管Dp11。如上所述，按照如所示阴影线二极管符号表示产生的的正向传导方向在P-衬底和N-阱之间形成与第一寄生二极管串联的第二寄生二极管Dp11r。第一寄生二极管Dp11和第二寄生二极管Dp11r之间的互连节点耦合至第二N+扩散327。第二N+扩散327包括可以保持解耦或者浮置或者未连接的电接触件319，或者它可以连接至合适的电位以阻止闩锁敏感节点。因此，相比图2b）中描述的标准半导体工艺，通过形成额外的P-阱328实现了第一寄生二极管Dp11的形成，所述第一寄生二极管Dp11的形成提供了电流阻挡件以中断从半导体二极管D11的阳极（即P-阱328连同P+扩散321）通过寄生电流路径308到半导体衬底P-的电流传导。
图4a）示出了根据本发明第二实施例的具有信号限制网络407的麦克风放大电路400的简化电路示意图。图4b）示出了穿过相邻布置的一对半导体二极管的衬底垂直截面图。半导体二极管是设置在信号限制网络407的不同支路中的电路方式。半导体二极管D23被设置在第二支路中以及半导体二极管D13被设置在第一支路中。该对半导体二极管的邻接物理位置提供紧凑的电路布局。与本发明的上述第一实施例中的半导体二极管的拓扑相比，与D23和D13相关联的各自的寄生二极管呈现不对称的器件拓扑。一对相反朝向的寄生二极管Dp21r、Dp21耦合至信号限制网络407的第二支路的D23的阳极。相应的一对相反朝向的寄生二极管耦合至第二支路的剩余半导体二极管中的每一个的阳极。该拓扑类似于本发明的第一实施例中半导体二极管D21的上述拓扑并且显示出对应的寄生电流路径阻挡特性。然而，在第一支路中，仅单个寄生二极管Dp13从D13的阴极耦合至半导体衬底P-。如前面结合图2a）所解释的，由于第一支路的寄生二极管Dp13和其它所示寄生二极管由第一半导体二极管D11屏蔽或者被屏蔽在第一半导体二极管D11的后面，因此该拓扑足以阻挡通过第一支路的寄生电流路径。因此，第一和第二支路中的仅单个支路需要电流阻挡件以阻挡相关联的级联半导体二极管的短路。
图4b）示出了分别穿过信号限制网络407的第一和第二支路的相邻布置的一对半导体二极管D13和D23的衬底垂直截面图。半导体二极管D23被设置在由N-阱扩散426（N-）包围的P-阱扩散428（P-）内部。N-阱426被设置在P-型半导体衬底P-中。场氧化层411沉积在P-衬底的上表面的顶部上，半导体二极管D23由合适的半导体工艺步骤嵌入在P-衬底中。第二支路的半导体二极管D23由使得半导体二极管D21的P+扩散421和P-阱428内部相邻布置的阴极N+扩散423相互连接的黑色二极管符号示意性地指示。P-阱428连同P+扩散421形成半导体二极管D23的阳极并且电连接至接触413。由N+扩散423形成的半导体二极管D23的阴极电连接至另一个接触415，从而阳极和阴极可以通过沉积在半导体管芯或者衬底P-上表面上的合适的布线电耦合至限制网络407的其它组件。与上面图3b）中描述的设计类似，半导体二极管D23进一步包括具有相关联的电接触件417的另一个P+扩散425，这两者组合为P-衬底提供衬底接地连接。N-阱426进一步包围被设置在P-阱428外部的第二N+扩散427。以这种方式，按照阴影线二极管符号所示的正向传导方向在P-阱428和N-阱426之间形成第一寄生二极管Dp23。如前所述，按照阴影线二极管符号表示的正向电流传导方向在P-衬底和N-阱426之间形成与第一寄生二极管串联的第二寄生二极管Dp23r。第一和第二寄生二极管Dp21、Dp21r之间的互连节点耦合至第二N+扩散427。第二N+扩散427包括如图所示优选地耦合接地的电接触件419。因此，在本发明的当前实施例中，第二N+扩散427包括用于N-阱426的接地连接。在可选实施例中，第二N+扩散427可以耦合至麦克风放大电路400的另一个预定电位以阻止穿过第一和第二寄生二极管Dp21、Dp21r的闩锁。
第一支路的半导体二极管D13将半导体二极管D13的N-阱432内部的P+扩散431和相邻布置的阴极N+扩散430相互连接的黑色二极管符号示意性地指示。P+扩散431和阴极N+扩散430由嵌入在与P+扩散425相邻的P-型半导体衬底P-中的第二N-阱432包围。按照阴影线二极管符号所示的正向电流传导方向，在N-阱432内部的阴极N+扩散430和P-衬底之间形成了寄生二极管Dp13。P+扩散431电连接至接触433并且N+扩散430连同N-阱432电连接至另一个接触429，从而根据图4a）的示意图，阳极和阴极可以通过沉积在半导体管芯或者衬底P-上表面上的合适的布线电耦合至限制网络407的其它组件。
图5a）示出了根据本发明第三实施例的具有信号限制网络507的麦克风放大电路500的简化电路示意图。信号限制网络507包括耦合在前置放大器509（A1）的输入IN和集成放大电路500的接地电位之间的第一和第二平行支路。第一支路包括多个级联半导体二极管D11-D1m以及第二支路包括多个级联半导体二极管D21-D2n。本领域技术人员将理解前置放大器509的电特性可以与上述前置放大器209中的那些特性类似。优选地在亚微米模拟、数字或者混合信号CMOS工艺中制造麦克风放大电路500。第一支路的多个级联半导体二极管D11-D1m被耦合为沿第一方向从前置放大器509的输入至接地传导电流。多个级联半导体二极管D21-D2n被耦合为沿相反的第二方向从接地至前置放大器509的输入传导电流。本领域技术人员将理解第一支路的级联半导体二极管的数量可以等于或者不同于第二支路的级联半导体二极管的数量。第一和第二支路中的每一个的级联半导体二极管的数量优选为2至20个之间（例如5至10个）。
图5b）示出了在图b1、b2、b3和b4中的衬底垂直截面图中的单个半导体二极管（例如D21）的三个不同实施例。本领域技术人员将理解所有半导体二极管D11-D1m和二极管D21-D2n可以具有相同的实施或者可以具有不同的实施。在图b1、b2、b3和b4上描述的半导体二极管D11-D1m和二极管D21-D2n的四个不同实施例共享如下共同的特征，即半导体二极管在半导体工艺的多晶硅层中实现。图b1上所示的半导体二极管（例如D21）实施例位于半导体衬底P-之上。场氧化层或者厚氧化层511沉积在半导体衬底P-的上表面上。N+极性的第一多晶硅件523和P+极性的第二多晶硅件521被邻接设置在厚氧化层511的相对于半导体衬底相反的表面上的顶部上。第一多晶硅件523和第二多晶硅件521邻接的结在这些构件之间建立了电接触，从而建立了二极管结或者二极管效应。N+极性的第一多晶硅件523形成了半导体二极管的阴极以及P+极性的第二多晶硅件521形成了半导体二极管的阳极。P+阳极件521通过第二氧化层529中的开口电连接至接触513以及N+阴极件523通过第二氧化层529中的第二开口类似地电连接至另一个接触515，从而根据图5a）的示意图，阳极和阴极可以通过沉积在半导体管芯或者衬底P-上表面上的合适的布线电耦合至限制网络507的其它组件。沉积在半导体衬底P-上表面上的场氧化层或者厚氧化层511是电绝缘的，这阻止了从P+阳极件521至半导体衬底P-形成任何寄生二极管。同样地，场氧化层或者厚氧化层511阻止从N+阴极件523至半导体衬底P-形成任何寄生二极管。因此，厚氧化层511起电流阻挡件的作用以中断半导体二极管D21的P+阳极件521和N+阴极件523中的每一个与半导体衬底P-之间的寄生电流路径。
图b2、b3和b4中的各个图上所示的半导体二极管（例如D21）实施例也被设置在半导体衬底P-的顶部。上面结合图b1上的半导体二极管实施例所述的特性也适用于当前的第二和第三实施例，并且为了易于比较，为对应特征提供了相同的附图标记。在图b2、b3和b4上所示的半导体二极管（例如D21）实施例包括设置在半导体二极管D21的P+阳极件521和N+阴极件523中间并且与所述半导体二极管D21的P+阳极件521和N+阴极件523相邻的第三多晶硅件522。如图b2上的实施例中所示，第三多晶硅件522可以具有低于N+阴极件523的N-型掺杂的N-型掺杂。可选地，如图b2上的实施例中所示，第三多晶硅件522可以具有低于P+阳极件521的P-型掺杂的P-型掺杂。在另一个可选实施例中，如在图b4上的实施例中所示，第三多晶硅件522可以没有掺杂，即由本征多晶硅形成。第三多晶硅件522的所述变体可以导致半导体二极管D21的不同饱和电流。这将导致不同的等效电阻、噪声等，从而二极管变体的选择可以适用于特定工艺技术。
图6a）示出了根据本发明第四实施例的具有信号限制网络607的麦克风放大电路600的简化电路示意图。信号限制网络607包括耦合在前置放大器609（A1）的输入IN和集成放大电路600的接地电位之间的第一和第二平行支路。第一支路包括多个级联半导体二极管D11-D1m以及第二支路包括多个级联半导体二极管D21-D2n。本领域技术人员将理解前置放大器609的电特性可以与上述前置放大器209中的那些特性类似。上面结合本发明第一实施例的麦克风放大电路300所述的信号限制网络307的特性也适用于本实施例。为了易于比较，已经为本发明第一实施例和当前实施例的对应特征提供了相同的附图标记。当前麦克风放大电路600包括多个半导体开关，所述多个半导体开关包括各自的NMOS晶体管M12-M1m，所述NMOS晶体管M12-M1m耦合在信号限制网络607的第一支路的多个级联半导体二极管D12-D1m中的各个级联半导体二极管两端。本领域技术人员将理解信号限制网络607的第二支路可以包括在本发明的其它实施例中的半导体开关的对应设置。NMOS晶体管M12-M1m的目的是在麦克风放大电路600的上电过程中促进麦克风前置放大器输入IN处的DC输入偏置电压的迅速稳定。如前面所述，信号限制网络607还起到麦克风放大电路600的DC偏置点设置网络的作用，其中在静态状态下和输入信号电平远低于网络的限制电压的情况下的信号限制网络607的极大阻抗确保了电容麦克风元件的载入是小的。然而，当前置放大器609的输入处需要突变电压时，例如在电容麦克风元件的预充电期间或者在麦克风放大电路600的启动期间，信号限制网络607的极大阻抗导致前置放大器609的DC工作点漂移。信号限制网络607的极大阻抗导致前置放大器609的输入至额定DC工作点的不期望的缓慢的随后稳定。因此，除非采取如下所述的预防措施，前置放大器609可能预期（即根据规定的规范）会停止工作很长一段时间。在当前实施例中，在麦克风放大电路600启动期间，控制器（未示出）将NMOS晶体管M12-M1m设置为它们的导通状态（即接通状态）。从而，除了二极管D11之外，级联半导体二极管D12-D1m中的每一个变得基本上由相关联的跨接NMOS晶体管的低导通电阻旁路。由于这种NMOS晶体管的寄生二极管将使级联半导体二极管D21-D2m短路，因此D11的二极管不可以被旁路。然而，当NMOS晶体管M12-M1m被设置为它们各自的导通状态时，实现了信号限制网络607的阻抗的实质性临时减少。在麦克风放大电路600的启动期间，这些导通状态创建了从前置放大器609的输入IN至接地的较低阻抗路径，从而使前置放大器输入固定在或者接近接地电平或者另一个明确的电位。控制器可以通过联合控制端子R上的栅极控制电压来控制NMOS晶体管M12-M1m的接通状态和关断状态。控制器优选地检测何时启动完成，并且作为响应将NMOS晶体管M12-M1m切换到它们各自的非导通状态或者关断状态。以这种方式，由于NMOS晶体管M12-M1m被切换至各自的高阻抗关断状态，因此级联半导体二极管D12-D1m的临时旁路被终止并且恢复了前置放大器609的正常工作。本领域技术人员将理解可以由共享的控制信号R以及分别用于每个开关M12-M1m的独立控制信号对开关M12-M1m进行控制。
图6b）示出了根据图6a）中的示意电路图的穿过用于当前麦克风放大电路600的组合半导体二极管（例如D13）和其对应的基于NMOS的旁路晶体管开关（例如NMOS晶体管M13）的半导体设计的垂直截面图。半导体二极管D13被设置在由N-阱N-包围的P-阱628（P-）内部。N-阱被设置在P-型半导体衬底P-中。场氧化层611沉积在P-衬底的上表面的顶部上，半导体二极管D31通过合适的半导体工艺步骤嵌入在P-衬底中。半导体二极管D31由将半导体二极管D13的具有P+阳极扩散621的P-阱628与相邻布置的阴极或者第二N+扩散623相互连接的黑色二极管符号示意性地指示。具有P+阳极扩散621的P-阱电连接至接触613以及阴极N+扩散623电连接至另一个接触615，从而阳极和阴极可以通过沉积在半导体管芯或者衬底P-上表面上的合适的布线电耦合至限制网络607的其它组件。与上面图2b）中描述的设计类似，半导体二极管D13进一步包括具有相关联的电接触件617的另一个P+扩散625，这两者组合为P-衬底提供衬底接地连接。N-阱扩散N-进一步包围被设置在P-阱628外部的第二N+扩散627。形成了类似于图3b）上描述的布局中所述寄生二极管的寄生二极管，但为简化起见将它们省略了。第二N+扩散627包括优选为解耦或者未连接（浮置）至麦克风放大电路600的电接触件619。二极管D13的该半导体设计或者结构与前面结合第一实施例所述的半导体二极管D11的二级管结构大致相同。然而，二极管D13的当前半导体设计包括形成NMOS晶体管M13的源极端子的第三N+扩散631。第三N+扩散631电连接至单独的接触629，从而源极端子可以电耦合至限制网络607的其它组件。由半导体二极管D13的现有阴极N+扩散623形成了NMOS晶体管M13的漏极端子。通过在M13的源扩散和漏扩散的电接触629、615的中间沉积栅氧化层来形成NMOS晶体管M13的栅极结构603。因此，已经实现了半导体二极管D13的非常紧凑的布局和其相关联的跨接的旁路开关（以NMOS晶体管M13的形式），从而最小化了管芯面积消耗并且降低了麦克风放大电路600的制造成本。
图7a）示出了根据本发明第五实施例的具有信号限制网络707的麦克风放大电路700的简化电路示意图。本领域技术人员将理解前置放大器709的电特性可以与上述前置放大器209中的那些特性类似。上面结合本发明第四实施例的麦克风放大电路600所述的信号限制网络607的特性和功能也适用于当前实施例。然而，在第四实施例中第一支路的多个级联半导体二极管D12-D1m的相应各个的跨接多个半导体开关在本发明的当前实施例中已经由包括NMOS晶体管M1的单个半导体开关替代。如以上结合第四实施例所述，NMOS晶体管M1跨接在半导体二极管D12-D1m两端上以旁路或者短路这些半导体二极管。相比上述第四实施例，根据当前实施例的单个跨接的单个半导体开关的使用可以节省管芯面积并且简化信号限制网络707的电路布局。然而，单个NMOS晶体管M1当前必须能够承受比第四实施例的NMOS晶体管M1-Mn中的每一个更大的漏极至源极电压。然而，如果单个NMOS晶体管M1的击穿漏极-源极电压大于前置放大器输入处的峰值输入信号电压，这就是可行的。
在图7b）中的垂直截面图中示出了组合半导体二极管D1n和相关联的NMOS跨接晶体管M1的半导体布局或者设计。本领域技术人员将注意到该半导体布局与以上在图6b）上描述的布局相同。为了易于比较，为这些图中的对应特征提供了对应附图标记。本领域技术人员将理解如上面结合本发明的第四和第五实施例所述的NMOS晶体管开关还可以与如在本发明的第二和第三实施例中所述的信号限制网络结合使用。

Claims (28)

1.一种用于换能器信号的集成放大电路，包括：
-半导体衬底，包括第一极性半导体材料，所述半导体衬底进一步包括：
-前置放大器，包括用于接收所述换能器信号的输入，
-信号限制网络，包括耦合在所述前置放大器的输入和所述集成放大电路的第一预定电位之间的平行的第一和第二支路；
-第一支路，包括被耦合为通过所述限制网络沿第一方向传导电流的多个级联半导体二极管，
-第二支路，包括被耦合为通过所述限制网络沿第二方向传导电流的多个级联半导体二极管；
-电流阻挡件，被配置为中断在所述第一支路或者所述第二支路的半导体二极管的阳极或者阴极与所述半导体衬底之间的寄生电流路径。
2.根据权利要求1所述的集成放大电路，其中所述第一支路和所述第二支路中的至少一个的每个半导体二极管包括：
-电流阻挡件，被配置为中断在所述半导体二极管的阳极或者阴极与所述半导体衬底之间的寄生电流路径。
3.根据权利要求1所述的集成放大电路，其中所述第一支路或者所述第二支路的所述半导体二极管包括：
-第一极性的第一阱扩散，形成所述半导体二极管的阳极端子或者阴极端子的一部分，并且包围形成所述半导体二极管的相对端子的第二极性的第一扩散，
-第二极性的第二阱扩散，包围所述第一阱扩散并且进一步包围被设置在所述第一阱扩散外部的第二极性的第二扩散，以形成所述电流阻挡件，
-第一极性的第一扩散，被设置在所述第二阱扩散外部的半导体衬底中。
4.根据权利要求2所述的集成放大电路，其中所述第一支路的每个半导体二极管和所述第二支路的每个半导体二极管包括：
-第一极性的第一阱扩散，形成所述半导体二极管的阳极端子或者阴极端子的一部分，并且包围形成所述半导体二极管的相对端子的第二极性的第一扩散，
-第二极性的第二阱扩散，包围所述第一阱扩散，并且进一步包围被设置在所述第一阱扩散外部的第二极性的第二扩散，以形成所述电流阻挡件，
-第一极性的第一扩散，被设置在所述第二阱扩散外部的半导体衬底中。
5.根据权利要求3所述的集成放大电路，其中所述第一支路的每个半导体二极管或所述第二支路的每个半导体二极管包括第一极性的第二扩散，其被设置在第一极性的所述第一阱扩散内部。
6.根据权利要求2所述的集成放大电路，其中所述第一支路的每个半导体二极管包括：
-第一极性的第一阱扩散，形成所述半导体二极管的阳极端子或者阴极端子的一部分，并且包围形成所述半导体二极管的相对端子的第二极性的第一扩散，
-第二极性的第二阱扩散，包围所述第一阱扩散并且进一步包围被设置在所述第一阱扩散外部的第二极性的第二扩散，以形成所述电流阻挡件，
-所述第二阱扩散通过第二极性的所述第二扩散电连接至所述集成放大电路的预定电位，
-第一极性的第一扩散，被设置在所述第二阱扩散外部的半导体衬底中；以及
其中所述第二支路的每个半导体二极管包括：
-第二极性的第三阱扩散，被设置在所述半导体衬底中并且形成所述半导体二极管的阳极端子或者阴极端子的一部分，
所述第三阱扩散包围形成所述半导体二极管的相对端子的第一极性的第二扩散。
7.根据权利要求6所述的集成放大电路，其中第一极性的所述第一扩散被设置在第二极性的所述第二阱扩散和第二极性的所述第三阱扩散中间；并且第一极性的所述第一扩散电耦合至所述集成放大电路的第二预定电位。
8.根据权利要求3所述的集成放大电路，其中第一极性是p-型以及第二极性是n-型；或者
-第一极性是n-型以及第二极性是p-型。
9.根据权利要求3所述的集成放大电路，其中第二极性的所述第二扩散从所述集成放大电路电解耦或者电连接至第三预定电位。
10.根据权利要求3所述的集成放大电路，其中第二极性的所述第二扩散的掺杂高于第二极性的所述第二阱扩散的掺杂。
11.根据权利要求5所述的集成放大电路，其中第一极性的所述第二扩散通过电接触电耦合至所述集成放大电路的接地节点。
12.根据权利要求1所述的集成放大电路，其中所述第一支路包括两个或者更多个级联半导体二极管，以及所述第二支路包括两个或者更多个级联半导体二极管。
13.根据权利要求12所述的集成放大电路，其中所述第一支路包括与所述第二支路相同数量的级联半导体二极管。
14.根据权利要求3所述的集成放大电路，包括MOS晶体管，耦合在所述第一支路的所述多个级联半导体二极管中的一个或多个两端，或者MOS晶体管，耦合在所述第二支路的所述多个级联半导体二极管中的一个或者多个两端。
15.根据权利要求14所述的集成放大电路，包括多个MOS晶体管，耦合在所述第一支路和所述第二支路中的一个的各个半导体二极管两端。
16.根据权利要求14或者15所述的集成放大电路，其中每个MOS晶体管包括：
-第二极性的第三扩散，被设置在所述第一阱内以提供所述MOS晶体管的第一漏极或者源极端子，
-栅极端子，形成在位于第二极性的所述第三扩散和第二极性的所述第一扩散中间的所述第一阱之上；
其中第二极性的所述第一扩散形成所述MOS晶体管的第二漏极端子或者第二源极端子以及所述多个级联半导体二极管的第一半导体二极管的阳极端子或者阴极端子。
17.根据权利要求16所述的集成放大电路，其中第二极性的所述第三扩散电连接至所述第一半导体二极管的阳极端子或者阴极端子或者与所述第一半导体二极管同一支路的所述多个级联半导体二极管的另一个半导体二极管的阳极端子或者阴极端子。
18.根据权利要求6所述的集成放大电路，其中第二极性的所述第一扩散、第二极性的第二扩散、第一极性的第一扩散中的每一个包括与其连接的电接触件。
19.根据权利要求2所述的集成放大电路，其中所述第一支路或者所述第二支路的所述半导体二极管包括从如下组中选择的二极管：二极管耦合的双极性晶体管、二极管耦合的MOS晶体管、二极管。
20.根据权利要求1所述的集成放大电路，其中所述第一支路的一个或者多个半导体二极管或者所述第二支路的一个或者多个半导体二极管包括：
-厚氧化层，沉积在所述半导体衬底扩散的上表面上，形成所述电流阻挡件，
-第一极性的第一多晶硅件和第二极性的第二多晶硅件，被设置为在所述厚氧化层的与所述半导体衬底相反的顶部上电接触。
21.根据权利要求20所述的集成放大电路，其中所述第一多晶硅件和所述第二多晶硅件被相邻地布置在所述厚氧化层的顶部上并且被邻接以建立所述电接触。
22.根据权利要求20所述的集成放大电路，包括第一极性、第二极性或者没有极性的第三多晶硅件，
-所述第三多晶硅件被设置在所述第一多晶硅件和所述第二多晶硅件中间并且与所述第一多晶硅件和所述第二多晶硅件邻接以建立所述电接触；
-所述第三多晶硅件的掺杂比所述第一或第二多晶硅件的掺杂低。
23.根据权利要求3所述的集成放大电路，其中所述第一或者第二支路中的一个的另一个支路的半导体二极管包括
-厚氧化层，沉积在所述半导体衬底扩散的上表面上形成所述电流阻挡件，
-第一极性的第一多晶硅件和第二极性的第二多晶硅件，被设置为在所述厚氧化层的与所述半导体衬底相反的顶部上电接触。
24.根据权利要求1所述的集成放大电路，其中所述信号限制网络被DC耦合至所述前置放大器的所述输入，以设置所述前置放大器的DC偏置点。
25.根据权利要求1所述的集成放大电路，包括：
-DC偏置电压生成器，用于在第一外部可访问端子处提供DC偏置电压。
26.一种电容式麦克风组件，包括：
-电容换能器元件，具有彼此隔开关系布置的背板和隔膜，响应于声音，所述隔膜能够相对于所述背板移动；
-根据权利要求1所述的集成放大电路，耦合至所述电容换能器元件，从而使得所述隔膜和所述背板中的至少一个电耦合至所述前置放大器的所述输入，以向所述前置放大器提供麦克风信号。
27.根据权利要求26所述的电容式麦克风组件，包括包封所述背板和隔膜并且被安装在用于所述组件的载体或者衬底上的微型MEMS电容盒。
28.根据权利要求27所述的电容式麦克风组件，包括包封所述背板和隔膜并且与所述半导体衬底上的所述集成放大电路一体形成的微型MEMS电容盒。
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