JP7047229B2 - 容量性負荷バイアス回路 - Google Patents

容量性負荷バイアス回路 Download PDF

Info

Publication number
JP7047229B2
JP7047229B2 JP2018042539A JP2018042539A JP7047229B2 JP 7047229 B2 JP7047229 B2 JP 7047229B2 JP 2018042539 A JP2018042539 A JP 2018042539A JP 2018042539 A JP2018042539 A JP 2018042539A JP 7047229 B2 JP7047229 B2 JP 7047229B2
Authority
JP
Japan
Prior art keywords
switch
semiconductor element
circuit
voltage
capacitive load
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018042539A
Other languages
English (en)
Other versions
JP2019161337A (ja
Inventor
竜平 根本
Original Assignee
日清紡マイクロデバイス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日清紡マイクロデバイス株式会社 filed Critical 日清紡マイクロデバイス株式会社
Priority to JP2018042539A priority Critical patent/JP7047229B2/ja
Publication of JP2019161337A publication Critical patent/JP2019161337A/ja
Application granted granted Critical
Publication of JP7047229B2 publication Critical patent/JP7047229B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Circuit For Audible Band Transducer (AREA)

Description

本発明は、MEMSマイクロフォン、タッチパネル等の容量性負荷にバイアス電圧を供給する容量性負荷バイアス回路に係り、特に、出力特性の向上等を図ったものに関する。
従来の容量性負荷バイアス回路としては、例えば、図6に示されたような構成を有するものが良く知られている(例えば、特許文献1等参照)
以下、同図を参照しつつ、従来回路について説明する。
この容量性負荷バイアス回路は、所望されるバイアス電圧を生成、出力する電圧出力回路(図6においては「V-GEN」と表記)50Aと、この電圧出力回路50Aの出力段とグランドとの間に設けられたESD保護素子1Aと、電圧出力回路50Aと出力端子22Aとの間に設けられたローパスフィルタ51Aとを有して構成されたものとなっている。
かかる従来回路において、電圧出力回路50Aの出力電圧に含まれるノイズは、ダイオード(図6においては、それぞれ「D2」、「D3」と表記)31a,31bのOFF抵抗とキャパシタ(図6においては「C」と表記)32により定まるカットオフ周波数を有するローパスフィルタ51Aにより除去されるようになっている。
特許第5970241号公報
しかしながら、上述の従来回路においては、電源投入後に電圧出力回路50Aが動作し、キャパシタ32の充電が開始されるが、ダイオード31a,31bのOFF抵抗が上昇するため、電圧が安定するまでに時間を要するという問題があった。
そのため、この回路をMEMSマイクロフォンのバイアス電圧供給に用いた場合には、電源投入後、MEMSマイクロフォンの感度は徐々に上昇することとなり、立ち上がり特性が緩慢となってしまう問題がある。
また、電圧出力回路50Aがチャージポンプ回路のような電源電圧の10倍近くの出力電圧となる回路をもちいて構成される場合には、MEMSマイクロフォン等の負荷と出力端子22Aとの間に簡単にスイッチを設けることができないとうい問題があった。
本発明は、上記実状に鑑みてなされたもので、容量性負荷に接続されるフィルタ回路を構成するコンデンサの充電時間の短縮とフィルタ特性の向上を図った容量性負荷バイアス回路を提供するものである。
上記本発明の目的を達成するため、本発明に係る容量性負荷バイアス回路は、
所望のバイアス電圧を生成、出力する電圧出力回路と、前記電圧出力回路の出力段とグランドとの間に接続された過電圧保護素子と、前記電圧出力回路の出力段に接続されたローパスフィルタとを有し、
前記ローパスフィルタは、MOSトランジスタを用いたスイッチ用半導体素子とコンデンサとを有してなり、
前記スイッチ半導体素子は、ダイオード接続状態で前記電圧出力回路の出力電圧に対して順方向に設けられると共に、前記電圧出力回路の出力電圧が出力される側の端子とグランドとの間に前記コンデンサが接続される一方、前記スイッチ半導体素子のゲートは外部からスイッチ信号が印加可能とされると共に、当該ゲートと前記電圧出力回路の出力段との間にブートストラップ回路が設けられ、
前記ブートストラップ回路は、MOSトランジスタを用いたスイッチ制御用半導体素子がダイオード接続状態とされて複数直列接続され、当該直列接続されたスイッチ制御用半導体素子列のダイオードのカソードに相当する端部が前記電圧出力回路の出力段に接続される一方、他端が前記スイッチ用半導体素子のゲートに接続され、
前記スイッチ用半導体素子と前記コンデンサとの接続点に容量性負荷が接続された場合に、前記ブートストラップ回路により前記スイッチ用半導体素子のゲート電圧を一時的に上昇させて当該スイッチ用半導体素子の導通時間の増長を可能としてなるものである。
本発明によれば、スイッチ用半導体素子によりローパスフィルタを構成するキャパシタを短時間で確実に充電可能となり、かつ、フィルタ特性の向上を図ることができるという効果を奏するものである。
また、スイッチ用半導体素子とキャパシタで構成されたローパスフィルタを複数縦続接続して設けることでフィルタの次数を上げることができ、さらなるノイズ低減が可能となる。
さらに、スイッチ用半導体素子と逆並列にダイオードを設けることで、ESD耐性をさらに向上することが可能となり、スイッチ用半導体素子の破壊を確実に抑圧、防止することができる。
本発明の実施の形態における容量性負荷バイアス回路の第1の回路構成例を示す回路図である。 本発明の実施の形態における容量性負荷バイアス回路の第2の回路構成例を示す回路図である。 本発明の実施の形態における容量性負荷バイアス回路の第3の回路構成例を示す回路図である。 本発明の実施の形態における容量性負荷バイアス回路の第4の回路構成例を示す回路図である。 本発明の実施の形態における容量性負荷バイアス回路の第5の回路構成例を示す回路図である。 従来回路の回路構成例を示す回路図である。
以下、本発明の実施の形態について、図1乃至図5を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第1の回路構成例について、図1を参照しつつ説明する。
容量性負荷バイアス回路は、所望されるバイアス電圧を生成、出力する電圧出力回路(図1においては「V-GEN」と表記)50と、この電圧出力回路50の出力段とグランドとの間に設けられたESD保護素子(過電圧保護素子)1と、電圧出力回路50と出力端子22との間に設けられたローパスフィルタ51と、ブートストラップ回路52とに大別されて構成されてなるものである。
電圧出力回路50は、バイアス電圧として所望される電圧を生成、出力するもので、基本的に従来と同様な構成を有してなるものである。
かかる電圧出力回路50は、具体的には、例えば、チャージポンプ回路を用いて構成され、電源電圧を基により高い所望の電圧を生成、出力可能とするものである。
ESD保護素子1は、電圧出力回路50の出力段とグランドとの間に直列接続されて設けられている。かかるESD保護素子1は、出力端子22に生じた静電気放電による過電圧から電圧出力回路50を保護するためのもので、基本的に従来と同様のものである。
このESD保護素子1は、出力端子22に静電気放電による過電圧が生じた場合に導通状態となり、過電圧によって生ずる電流をグランドへ逃がすことで電圧出力回路50の保護を図るものである。
ローパスフィルタ51は、スイッチ半導体素子(図1においては「M1」と表記)2とフィルタ用キャパシタ(図1においては「C1」と表記)4とを有して構成されている。
本発明の実施の形態においては、スイッチ用半導体素子2には、NチャンネルMOS FET(以下「NMOS」と称する)が用いられている。
かかるスイッチ用半導体素子2は、そのドレインが出力端子22に接続される一方、バックゲートとソースが相互に接続されると共に、電圧出力回路50の出力段に接続されている。このように、スイッチ用半導体素子2はダイオード接続状態で設けられている。
本発明の実施の形態においては、スイッチ用半導体素子2を、外部からのスイッチ信号SWによってONとする際、スイッチ用半導体素子2のゲート電圧をブートストラップ回路52で引き上げてフィルタ用キャパシタ4の短時間での充電を可能としている(詳細は後述)。その一方、充電完了の際には、スイッチ用半導体素子2を速やかにOFFとさせることで、高抵抗状態としてフィルタ用キャパシタ4と良好なフィルタの形成を可能としている(詳細は後述)。
ブートスラップ回路52は、第1及び第2のスイッチ制御用半導体素子(図1においては、それぞれ「M2」、「M3」と表記)3a,3bを有して構成されてなるものである。
本発明の実施の形態においては、第1及び第2のスイッチ制御用半導体素子3a,3bとして、NMOSがそれぞれ用いられている。
しかして、第1のスイッチ制御用半導体素子3aのドレインとゲートは相互に接続されると共に、スイッチ用半導体素子2のゲート、及び、DCカットキャパシタ(図1においては「C2」と表記)5の一端に接続されている。
DCカットキャパシタ5の他端は、スイッチ信号入力端子21に接続されている。
また、第1のスイッチ制御用半導体素子3aのソースは、第2のスイッチ制御用半導体素子3bのドレインに接続され、バックゲートは、第2のスイッチ制御用半導体素子3bのバックゲートと共にスイッチ用半導体素子2のソースに接続されている。
第2のスイッチ制御用半導体素子3bは、ゲートとドレインが相互に接続されており、その接続点には、先に述べたように第1のスイッチ制御用半導体素子3aのソースが接続されている。
そして、第2のスイッチ制御用半導体素子3bのソースは、第1のスイッチ用半導体素子2のソースに接続されている。
このように、第1及び第2のスイッチ制御用半導体素子3a,3bは、それぞれダイオード接続状態とされてスイッチ用半導体素子2のゲートと、ソースとの間に直列接続されて設けられている。
本発明の実施の形態においては、直列接続された第1及び第2のスイッチ制御用半導体素子3a,3bの一方の端部のドレインがスイッチ用半導体素子2のゲートと共にDCカットキャパシタ5を介してスイッチ信号入力端子21に接続されている。
また、直列接続された第1及び第2のスイッチ制御用半導体素子3a,3bの他方の端部のソースがスイッチ用半導体素子2のソースに接続されている。
なお、本発明の実施の形態においては、2つのNMOSを第1及び第2のスイッチ制御用半導体素子3a,3bとして直列接続して設けたが、この直列接続されるスイッチ制御用半導体素子の数は2つに限定される必要は無く、3つ以上任意の数のスイッチ制御用半導体素子を直列接続して設けても良い。
次に、かかる構成における動作について説明する。
最初に、スイッチ信号入力端子21が論理値Lowに相当する電圧レベルにあって、電圧出力回路50の電源投入がなされた場合、スイッチ用半導体素子2のゲートには、電源投入直後の電圧出力回路50の出力電圧V0が、ダイオード接続状態の第1及び第2のスイッチ制御用半導体素子3a,3bのドレイン・バックゲートを介して供給されるため、その電圧はV0-VFとなる。なお、ここで、VFは、ダイオード接続状態のNMOSのON電圧である。
そして、出力端子22に出力されるBIAS電圧は、スイッチ用半導体素子2のバックゲートを介して供給されるためV0-VFとなる。
次に、スイッチ信号入力端子21に論理値Highに相当する電圧レベル、例えば、VDDのスイッチ信号が印加されると、スイッチ用半導体素子2のゲート電圧は上昇し、V0-VF+VDDとなる。
しかしながら、このスイッチ信号に対して、ダイオード接続状態の第1及び第2のスイッチ制御用半導体素子3a,3bは逆方向に設けられている。そのため、スイッチ用半導体素子2のゲート電圧の上限は、V0+(Vth×N)に制限されることとなる。なお、ここで、VthはMOS FETのしきい値電圧であり、Nはスイッチ制御用半導体素子の直列接続数である。本発明の実施の形態においては、N=2である。
しかして、スイッチ信号が論理値Highに相当する電圧となると、スイッチ用半導体素子2のゲート電圧は上昇するが、時間の経過と共に低下することは回避できないためゲート電圧が低下してON状態を維持できなくなる。
本発明の実施の形態においては、先に述べたように、直列接続された第1及び第2のスイッチ制御用半導体素子3a,3bによってスイッチ用半導体素子2のゲート電圧を従来に比して一時的に高くすることで、スイッチ用半導体素子2のON時間を増長し、より長くON状態に維持可能としている。
第1及び第2のスイッチ制御用半導体素子3a,3bはダイオード接続状態で直列接続されているが、それぞれのバックゲートは共通であるため、スイッチ信号の極性に対して逆向きとなるダイオードは、ドレイン・バックゲート間の1個だけである。そのため、スイッチ用半導体素子2の初期のゲート電圧をV0-VFという高い電圧に維持可能となっている。
次に、第2の構成例について、図2を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の構成例は、第1の構成例において示されたスイッチ用半導体素子2とフィルタ用キャパシタ4で構成されたローパスフィルタ51と同一構成を有する複数のローパスフィルタ51-1~51-nが、電圧出力回路50の出力段と出力端子22との間に縦続接続されて設けられたものとなっている。なお、この第2の構成例は、n個のローパスフィルタ51-1~51-nが設けられたものなっている。
第1乃至第nのスイッチ用半導体素子(図2においては、「M1-1」~「M1-n」と表記)2-1~2-nは、いずれもバックゲートとソースが相互に接続されて、それぞれダイオード接続状態で直列接続されたものとなっている。
直列接続された第1乃至第nのスイッチ用半導体素子2-1~2-nの直列接続列の一方の端部となる第1のスイッチ用半導体素子2-1のソースは、電圧出力回路50の出力段と接続さる一方、直列接続列の他端となる第nのスイッチ用半導体素子2-nのドレインは、出力端子22に接続されている。
第1のスイッチ用半導体素子2-1と第nのスイッチ用半導体素子2-nの間に位置するスイッチ用半導体素子は、電圧出力回路50の出力段側にソース及びバックゲートが、出力端子22側にドレインが、それぞれ位置するようにして、第1のスイッチ用半導体素子2-1と第nのスイッチ用半導体素子2-nの間に直列接続されて設けられている。
また、第1乃至第nのスイッチ用半導体素子2-1~2-nの各々のゲートは、第1のスイッチ制御用半導体素子3aのドレインに接続されている。
そして、第1乃至第nのフィルタ用キャパシタ4-1~4-nは、それぞれ対応する第1乃至第nのスイッチ用半導体素子2-1~2-nのドレインとグランドとの間に接続されている。
かかる構成における動作は、基本的に図1に示された第1の構成例と同様であるが、直列接続された第1乃至第nのローパスフィルタ51-1~51-nによってフィルタの次数が上がるため、よりノイズ低減が可能となる。
次に、第3の構成例について、図3を参照しつつ説明する。
なお、図1、又は、図2に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の構成例は、スイッチ用半導体素子2と逆並列接続される保護用ダイオード(図3においては「D1」と表記)6を設けたものである。
すなわち、保護用ダイオード6のアノードは、スイッチ用半導体素子2のドレインに接続される一方、カソードは、スイッチ用半導体素子2のソースに接続されている。
このような保護用ダイオード6を設けることで、ESD耐性を高められ、出力端子22から流れ込む電流の流入方向における回路保護の強化を図ることが可能となる。
また、スイッチ用半導体素子2の両端に高電圧がかかることが防止される。すなわち、電源電圧の供給が停止された場合、出力端子22の電荷はリーク経路が無くなるため、電圧出力回路50側からリークするが、スイッチ用半導体素子2は、OFF状態であり、そのドレイン・ソース間には、電圧出力回路50のコンデンサに残留している電圧がかかる虞がある。MEMSマイクロフォンのように所望されるバイアス電圧が高電圧の場合には、スイッチ用半導体素子2を高耐圧特性を有するものとしなければ破壊に至る虞があるが、保護用ダイオード6を設けたことで、ドレイン・ソース間耐圧が高いスイッチ用半導体素子2を用いること無く破壊防止が可能となる。
次に、第4の構成例について、図4を参照しつつ説明する。
なお、図1、図2、図3のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第4の構成例は、第1の構成例におけるNMOSに代えてPMOS(PチャンネルMOS FET)を用いた点が異なるもので、半導体素子の種類が異なるのみで、回路構成は基本的に第1の構成例と同一である。
以下、具体的な回路構成について、図1と異なる点を中心に説明する。
PMOSを用いたスイッチ用半導体素子(図4において「M4」と表記)2Aは、図1におけるスイッチ用半導体素子2に対応している。
また、同じくPMOSを用いた第1のスイッチ制御用半導体素子(図4において「M5」と表記)7aは、図1における第1のスイッチ制御用半導体素子3aに、PMOSを用いた第2のスイッチ制御用半導体素子(図4において「M6」と表記)7bは、図1における第2のスイッチ制御用半導体素子3bに、それぞれ対応している。
かかる構成における回路動作は、基本的には第1の構成例と同様であるので、ここでの再度の詳細な説明は省略する。
次に、第5の構成例について、図5を参照しつつ説明する。
なお、図1、図2、図3、図4のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第5の構成例は、ブートストラップ回路52と多段ローパスフィルタ53とを一組のフィルタ回路ブロック41として、このフィルタ回路ブロック41を複数、すなわち、図5に示された構成例においては、n個のフィルタ回路ブロック41-1~41-nが縦続接続された構成を有するものである。
まず、多段ローパスフィルタ53は、2つのローパスフィルタ51-1,51-2が縦続接続されて構成されている。
2つのローパスフィルタ51-1,51-2の縦続接続は、図2に示された第2の構成例におけるローパスフィルタ51-1~51-nの縦続接続において、n=2とした場合の構成と同一のものである。
フィルタ回路ブロック41-1~41-nには、それぞれ別個にスイッチ信号SW1~SWnが入力されるものとなっている。
これらのスイッチ信号SW1~SWnは、同時に論理値Highに相当する電圧レベルとして良いし、また、それぞれ個別に論理値Highに相当する電圧レベルとしてもいずれでも良い。
先の第2の構成例の場合、先に説明したように、最終段のフィルタ51-1のスイッチ用半導体素子2-nにおいては、ゲート電圧がV0-VFであるのに対して、ソース電圧はV0-nVFとなる。そのため、ローパスフィルタ51の接続段数が増えるに従い、スイッチ用半導体素子2-nに必要とされる耐圧は高くなる。
これに対して、この第5の構成例の場合、多段ローパスフィルタ53のスイッチ用半導体素子2-2のソース電圧は、フィルタ回路ブロック41-1~41-nの段数に関係無くV0-2×VFであるため、第2の構成例よりも耐圧の低いスイッチ用半導体素子2-2を用いることが可能となる。
この第5の構成例の場合、第2の構成例においてローパスフィルタ51-1~51-nが多数である場合に比してフィルタ用キャパシタ4-1,4-2の迅速な充電が可能となる。
なお、かかる第5の構成例の基本的な回路動作は、第1の構成例と同様であるので、ここでの再度の詳細な説明は省略する。
本発明の実施の形態においては、負荷としてMEMSマイクロフォンを前提として説明したが、本発明に係る容量性負荷バイアス回路の負荷は、MEMSマイクロフォンに限定される必要は無く、容量性負荷であれば同様に適用できるものである。
容量性負荷に接続されるフィルタ回路を構成するキャパシタの充電時間の短縮とフィルタ特性の向上が所望される容量性負荷バイアス回路に適用できる。
2…スイッチ用半導体素子
3a…第1のスイッチ制御用半導体素子
3b…第2のスイッチ制御用半導体素子
4…フィルタ用キャパシタ
50…電圧出力回路
51…ローパスフィルタ
52…ブートストラップ回路

Claims (4)

  1. 所望のバイアス電圧を生成、出力する電圧出力回路と、前記電圧出力回路の出力段とグランドとの間に接続された過電圧保護素子と、前記電圧出力回路の出力段に接続されたローパスフィルタとを有し、
    前記ローパスフィルタは、MOSトランジスタを用いたスイッチ用半導体素子とコンデンサとを有してなり、
    前記スイッチ半導体素子は、ダイオード接続状態で前記電圧出力回路の出力電圧に対して順方向に設けられると共に、前記電圧出力回路の出力電圧が出力される側の端子とグランドとの間に前記コンデンサが接続される一方、前記スイッチ半導体素子のゲートは外部からスイッチ信号が印加可能とされると共に、当該ゲートと前記電圧出力回路の出力段との間にブートストラップ回路が設けられ、
    前記ブートストラップ回路は、MOSトランジスタを用いたスイッチ制御用半導体素子がダイオード接続状態とされて複数直列接続され、当該直列接続されたスイッチ制御用半導体素子列のダイオードのカソードに相当する端部が前記電圧出力回路の出力段に接続される一方、他端が前記スイッチ用半導体素子のゲートに接続され、
    前記スイッチ用半導体素子と前記コンデンサとの接続点に容量性負荷が接続された場合に、前記ブートストラップ回路により前記スイッチ用半導体素子のゲート電圧を一時的に上昇させて当該スイッチ用半導体素子の導通時間の増長を可能としてなることを特徴とする容量性負荷バイアス回路。
  2. 前記ローパスフィルタは、前記スイッチ用半導体素子が、ダイオード接続状態で複数直列接続されて設けられ、当該複数のスイッチ用半導体素子のゲートは相互に接続されて前記スイッチ信号が印加可能とされてなることを特徴とする請求項1記載の容量性負荷バイアス回路。
  3. 前記スイッチ用半導体素子に、当該スイッチ用半導体素子の順方向に対して逆向きにダイオードを並列接続してなることを特徴とする請求項1記載の容量性負荷バイアス回路。
  4. 前記ローパスフィルタを2段縦続接続して多段ローパスフィルタとし、当該多段ローパスフィルタと前記ブートストラップ回路とを一組のフィルタ回路ブロックとし、当該フィルタ回路ブロックを複数縦続接続して設けて、前記スイッチ信号を前記フィルタ回路ブロック毎に入力可能としてなることを特徴とする請求項1記載の容量性負荷バイアス回路。
JP2018042539A 2018-03-09 2018-03-09 容量性負荷バイアス回路 Active JP7047229B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018042539A JP7047229B2 (ja) 2018-03-09 2018-03-09 容量性負荷バイアス回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018042539A JP7047229B2 (ja) 2018-03-09 2018-03-09 容量性負荷バイアス回路

Publications (2)

Publication Number Publication Date
JP2019161337A JP2019161337A (ja) 2019-09-19
JP7047229B2 true JP7047229B2 (ja) 2022-04-05

Family

ID=67992722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018042539A Active JP7047229B2 (ja) 2018-03-09 2018-03-09 容量性負荷バイアス回路

Country Status (1)

Country Link
JP (1) JP7047229B2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082728A (ja) 2009-10-06 2011-04-21 Asahi Kasei Electronics Co Ltd 変換装置および雑音低減回路
US20130293297A1 (en) 2012-05-01 2013-11-07 Analog Devices A/S Amplification circuit comprising input signal limiting network
JP2013251587A (ja) 2012-05-30 2013-12-12 New Japan Radio Co Ltd 容量性負荷バイアス回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59147316U (ja) * 1983-03-22 1984-10-02 横河電機株式会社 フイルタ回路
KR101871811B1 (ko) * 2012-09-18 2018-06-28 한국전자통신연구원 잡음 필터를 사용한 mems 마이크로폰
US9462395B2 (en) * 2014-07-22 2016-10-04 Stmicroelectronics S.R.L. Biasing circuit for a MEMS acoustic transducer with reduced start-up time

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082728A (ja) 2009-10-06 2011-04-21 Asahi Kasei Electronics Co Ltd 変換装置および雑音低減回路
US20130293297A1 (en) 2012-05-01 2013-11-07 Analog Devices A/S Amplification circuit comprising input signal limiting network
JP2013251587A (ja) 2012-05-30 2013-12-12 New Japan Radio Co Ltd 容量性負荷バイアス回路

Also Published As

Publication number Publication date
JP2019161337A (ja) 2019-09-19

Similar Documents

Publication Publication Date Title
US11374403B2 (en) Single-gate-oxide power inverter and electrostatic discharge protection circuit
US9893517B2 (en) Electrostatic discharge protection circuitry
JP4901445B2 (ja) 駆動回路及びこれを用いた半導体装置
US8629706B2 (en) Power switch and operation method thereof
US20140085761A1 (en) Low power analog switch circuits that provide over-voltage, under-voltage and power-off protection, and related methods and systems
JP2006302971A (ja) 電源クランプ回路及び半導体装置
US20140132311A1 (en) High-voltage bulk driver
US20190006842A1 (en) Protection circuit
US20100109743A1 (en) Level shifter having native transistors
US8120413B2 (en) Charge pump circuit
US7755392B1 (en) Level shift circuit without high voltage stress of transistors and operating at low voltages
US10164637B2 (en) Level shifter for voltage conversion
US10965116B2 (en) Overvoltage-proof circuit capable of preventing damage caused by overvoltage
US20080013229A1 (en) Over-voltage protected semiconductor device
JP7047229B2 (ja) 容量性負荷バイアス回路
US7489559B2 (en) Recursive device for switching over a high potential greater than a nominal potential of a technology in which the device is made and related system and method
US20160079849A1 (en) Charge pump initialization device, integrated circuit having charge pump initialization device, and method of operation
US20100127752A1 (en) Level shifter with low voltage devices
JP2016019075A (ja) アナログスイッチ回路およびセレクタ回路
US11190178B1 (en) Gate induced drain leakage robust bootstrapped switch
US7463061B1 (en) Apparatus and method for reducing leakage of unused buffers in an integrated circuit
JP2002043924A (ja) 半導体集積回路装置の入力インターフェイス回路
US20110227608A1 (en) Voltage Comparators
US20190319613A1 (en) Buffer circuit
US9571092B2 (en) Cascaded high voltage switch architecture

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220228

R150 Certificate of patent or registration of utility model

Ref document number: 7047229

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150