CN107241088A - 一种消除衬偏效应的深亚微米cmos自举开关 - Google Patents

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Abstract

本发明涉及一种消除衬偏效应的深亚微米CMOS自举开关，包括NMOS晶体管N1～N7、PMOS晶体管P1～P4、电容C1、电容C2和公共节点。本发明提出一自举开关电路，解决了传统自举开关存在衬偏效应，可靠性差，线型性能不好，输入信号范围窄等问题。本发明的自举开关电路可在深亚微米CMOS工艺条件下实现，输入信号范围可在地和电源之间变化，甚至超出电源电压范围。本发明消除了衬偏效应，具有极好的线型性。特殊的设计使得本发明具有较高的可靠性。本发明可用于集成模数转换器中的采样保持电路。

Description

一种消除衬偏效应的深亚微米CMOS自举开关
技术领域
本发明属于模拟/混合信号集成电路领域，特别涉及一种消除衬偏效应的深亚微米CMOS自举开关。
背景技术
单个MOS晶体管是良好的开关器件，广泛应用于数字集成电路。但是，由于MOS晶体管导通电阻会随输入信号变化，当用于开关模拟信号时，会引起非线型失真。以NMOS晶体管为例，单个NMOS晶体管的导通电阻可写作
上式中k是与工艺参数和晶体管尺寸有关的常数，Vgs表示NMOS晶体管栅源电压差，Vthn表示NMOS晶体管的阈值电压。由于NMOS晶体管栅源电压差随输入信号变化，NMOS晶体管导通电阻也会随输入信号变化，从而使信号发生扭曲。为了解决MOS晶体管导通电阻随输入信号变化的问题，现在广泛采用自举开关的方法。
自举开关的工作周期分作采样相和保持相。如图1所示，在时钟信号CLK的驱动下，在采样相，NMOS晶体管N1导通，输入信号VIN被连接到采样电容C1的上极板给采样电容C1充电；在保持相，NMOS晶体管N1截止，输入信号与采样电容C1的连接被断开，信号被保持在电容C1上。
在采样相，NMOS晶体管N1的栅极与源极间保持一恒定的电压差；这样，根据(1)式，在采样相，NMOS晶体管N1的导通电阻为线型电阻。在保持相，NMOS晶体管N1的栅被连接到地，NMOS晶体管N1截止，输入信号与采样电容C1的连接被断开。在NMOS晶体管N1截止瞬间，输入信号VIN被采样并保持在采样电容C1上。
在保持相，电容C2被连接到电源和地之间进行充电，一直充电到电容C2两电极间电压为电源电压VCC；在保持相，开关S1连接到地，NMOS晶体管N1的栅被连接到地，NMOS晶体管N1截止。
在采样相，开关S1断开，与此同时电容C2断开与电源和地之间的连接，被连接到NMOS晶体管N1的栅极和源极间。由于电容C2的电压保持功能，NMOS晶体管N1的栅极和源极间的压差维持不变，为电源电压VCC；NMOS晶体管N1的栅极电平等于输入信号VIN加上电源电压VCC。
由于衬偏效应，(1)式中Vthn也随输入信号变化。传统的自举开关虽然解决了栅源电压差随输入信号变化引入非线型的问题，但是没有解决衬偏效应引入的非线型问题。另外传统的自举开关输入信号范围有限。由于自举开关一般需要通过电荷泵把电压升到超过电源电压的水平，传统的自举开关还存在可靠性的问题。传统的自举开关由于设计问题，还存在线型性差的问题。
发明内容
为了克服上述问题，本发明提供一种消除衬偏效应的深亚微米CMOS自举开关，可用作采样电路的采样开关，以提高采样电路的带宽和采样率。
本发明的目的通过如下技术方案来实现的：一种消除衬偏效应的深亚微米CMOS自举开关，包括NMOS晶体管N1、NMOS晶体管N3～N7、PMOS晶体管P2～P4、电容C2和公共节点；所述NMOS晶体管N1的源极作为自举开关的输入端，漏极作为自举开关的输出端，输出端接对地电容C1；所述NMOS晶体管N1的栅极分别与PMOS晶体管P2的栅极、NMOS晶体管N3的漏极、PMOS晶体管P4的漏极、NMOS晶体管N6的栅极、NMOS晶体管N7的栅极连接，NMOS晶体管N1的源极与NMOS晶体管N7的漏极连接；NMOS晶体管N7的源极与NMOS晶体管N6的源极连接，且经公共节点分别与NMOS晶体管N4的漏极、NMOS晶体管N5的源极、电容C2的下极板、NMOS晶体管N1的衬底连接；所述NMOS晶体管N6的漏极分别与PMOS晶体管P4的栅极、NMOS晶体管N5的漏极、PMOS晶体管P3的漏极连接；所述PMOS晶体管P2的漏极分别与电容C2的上极板、PMOS晶体管P4的源极连接；PMOS晶体管P2的衬底与漏极连接，源极接电源VCC；PMOS晶体管P3的源极接电源VCC；PMOS晶体管P4的衬底与漏极连接；所述NMOS晶体管N4的源极、NMOS晶体管N3的源极分别接地，NMOS晶体管N4的栅极与NMOS晶体管N3的栅极连接并同时接时钟信号CLKN；PMOS晶体管P3的栅极与PMOS晶体管N5的栅极连接并同时接时钟信号CLK，所述时钟信号CLK与时钟信号CLKN互为相反的时钟信号。
进一步，还包括NMOS晶体管N2和PMOS晶体管P1；所述NMOS晶体管N2的漏极与PMOS晶体管P2的栅极连接，NMOS晶体管N2的源极分别与PMOS管P1的漏极、NMOS晶体管N3的漏极连接；所述PMOS管P1的栅极与NMOS晶体管N3的栅极连接，PMOS晶体管P1的源极与NMOS管N2的栅极接电源VCC。
进一步，还包括第一buffer电路和第二buffer电路；所述第一buffer电路的输入为自举开关的输入端，第一buffer的输出端与NMOS晶体管N1的源极连接，所述第二buffer电路的输出端为自举开关的输出端，第二buffer电路的输入端与NMOS晶体管N1的漏极连接。
由于采用了以上技术方案，本发明具有以下有益技术效果：
本发明提出一自举开关电路，解决了传统自举开关存在衬偏效应，可靠性差，线型性能不好，输入信号范围窄等问题。本发明的自举开关电路可在深亚微米CMOS工艺条件下实现，输入信号范围可在地和电源之间变化，甚至超出电源电压范围。本发明消除了衬偏效应，具有极好的线型性。特殊的设计使得本发明具有较高的可靠性。本发明可用于集成模数转换器中的采样保持电路。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：
图1为自举开关原理电路图；
图2为本发明自举开关电路图；
图3为图2去掉N2和P1后电路图；
图4为图2增加输入输出buffer后电路；
图5为以本发明为基础的全差分采样电路。
具体实施方式
以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。
如图2所示，时钟信号CLK与CLKN为一对互为反相的时钟信号。在保持相，时钟信号CLK为低电平时，CLKN为高电平，NMOS晶体管N3导通，PMOS晶体管P1截止，NMOS晶体管N1的栅极通过NMOS晶体管N2被连接到地，NMOS晶体管N1截止，输入信号VIN与采样电容C1的连接被断开，信号被保持在采样电容上。
在保持相，PMOS晶体管P2的栅极通过晶体管N2连接到地，晶体管P2导通，电容C2的上极板被连接到电源VCC；NMOS晶体管N4导通，电容C2的下极板被连接到地；电容C2被连接到电源与地之间进行充电，直到电容两极板间电压为VCC。
在保持相，PMOS晶体管P3导通，PMOS晶体管P4的栅极被连接到电源VCC，PMOS晶体管P4截止；NMOS晶体管N5、N6和N7截止。
在保持相，NMOS晶体管N1的衬底通过NMOS晶体管N4接地。
在保持相向采样相转换的过程中，时钟CLK从低电平转化为高电平，时钟CLKN从高电平转换为低电平，NMOS晶体管N3截止，PMOS晶体管P1导通，NMOS晶体管N2的源极被连接到电源VCC；因为NMOS晶体管只有在其源极电位低于其栅极电位一个阈值电压时才能导通，因此，NMOS晶体管N2截止，断开了NMOS晶体管N1的栅极与地之间的连接；NMOS晶体管N4截止，断开了电容C2与地之间的连接。
在保持相向采样相转换的过程中，时钟CLK从低电平转化为高电平，PMOS晶体管P3截止，NMOS晶体管N5导通，PMOS晶体管P4的栅极被连接到电容C2的下极板，PMOS晶体管P4的源极连接电容C2的上极板；电容C2上下极板间的压差为VCC，因此PMOS晶体管P4导通，电容C2的上极板通过PMOS晶体管P4被连接到NMOS晶体管N1的栅极和NMOS晶体管N6和N7的栅极；NMOS晶体管N7的源极连接电容C2的下极板，栅极连接电容C2的上极板，NMOS晶体管N7导通，电容C2的下极板通过NMOS晶体管N7连接到NMOS晶体管N1的源极；NMOS晶体管N6的栅极通过PMOS晶体管P4连接到电容C2的上极板，源极连接电容C2的下极板，NMOS晶体管N6导通，进一步充分地把PMOS晶体管P4的栅极连接到电容器C2的下极板。
在保持相向采样相转换的过程中，PMOS晶体管P4的导通有赖于NMOS晶体管N6的导通，反过来NMOS晶体管N6的导通有赖于PMOS晶体管P4的导通；本发明引入NMOS晶体管N5来打破这个死循环——NMOS晶体管N5导通，预打开PMOS晶体管P4，PMOS晶体管P4的预导通，打开NMOS晶体管N6，NMOS晶体管N6的导通充分地打开了PMOS晶体管P4，PMOS晶体管P4的导通进一步充分打开NMOS晶体管N6。
在采样相，电容C2的上极板通过PMOS晶体管P4连接到NMOS晶体管N1的栅极，电容C2的下极板通过NMOS晶体管N7连接到NMOS晶体管N1的源极；由于电容C2的电压保持功能，NMOS晶体管N1的栅极和源极间保持恒定的压差，该压差等于电源电压VCC；NMOS晶体管N1衬底通过NMOS晶体管N7连接到NMOS晶体管N1的源极，消除了衬偏效应。
在采样相，NMOS晶体管N1的栅极和源极间保持恒定的压差，并且衬底连接到其源极，因此其导通电阻为一线型电阻。
在采样相，因为PMOS晶体管P4的源栅电压保持恒定，因此其导通电阻也近似为一线型电阻，电容C2上极板与NMOS晶体管N1栅极的连接为线型连接；NMOS晶体管N7的栅源电压差也为一恒定值，电容C2下极板与NMOS晶体管N1源极的连接也为线型连接；同样NMOS晶体管N6也为线型导通。
PMOS晶体管P2的衬底连接其漏极。在采样相，电容C2上极板的电位等于输入信号VIN加上电源电压VCC，高于电源电压VCC；PMOS晶体管P2的衬底连接其漏极防止了衬底正偏。同样PMOS晶体管P4的衬底连接其源极也能有效防止衬底正偏。
本领域技术人员会发现，去掉NMOS晶体管N2和PMOS晶体管P1后，自举开关也能正常工作，如图3所示。但是，在采样相，图3的电路中NMOS晶体管N3的漏极与栅极间将承受超过电源电压VCC的压差，会引起可靠性问题。图2所示的发明保证了各晶体管的栅极与源极间，栅极与漏极间压差不超过电源电压，不存在可靠性问题。
在采样相向保持相转变的过程中，时钟信号CLK由高电转变为低电变，时钟信号CLKN从低电平转变成高电平，图2中NMOS晶体管N3开启，PMOS晶体管P1截止，NMOS晶体管N2的源极被连接到地，NMOS晶体管N1的栅极电位将被持续拉到地电位，NMOS晶体管N1截止，在截止瞬间，输入信号VIN被采样并保持在采样电容C1上。在采样相向保持相转变的过程中，时钟信号CLKN从低电平转变成高电平，NMOS晶体管N4导通，NMOS晶体管N1的衬底通过NMOS晶体管N4连接到地。
本发明可以在CMOS，BiCMOS等提供CMOS晶体管的半导体工艺条件下实现，特别地本发明可以在特征尺寸小于90纳米的深亚微米工艺条件下实现。
具体实施中，可以在输入端和输出端增加buffer以增加采样电路的高频性能，如图4所示。buffer可以采用源性跟随器及其它结构。可以采用一对图4的结构形成差分电路，进一步提高采样电路性能，这时输出buffer应采用一全差分放大器，以实现伪差分到全差分的转换，如图5所示。下面我们以90纳米深亚微米CMOS工艺为例来说明本发明的实施过程。
采样电容C1应采用线型电容，如多晶电容或者MIM(Metal-Isolation-Metal)电容，电容值根据采样电路的带宽与性能要求，可在500f～5p F区间取值。在采样相为了维持NMOS晶体管N1的栅极与源极间压差为VCC，电容C2应该取较大值，如8p F。为了减少导通电阻，NMOS晶体管N1应采用最小栅长90nm，栅宽根据实际带宽要求取值，NMOS晶体管N1应采用深阱NMOS晶体管。
下表列出来在某一实施例下，本发明各晶体管采用的尺寸
编号 器件类型 栅长 栅宽
N1 深阱NMOS 90nm 20um
N2 NMOS 90nm 5um
N3 NMOS 90nm 10um
N4 NMOS 90nm 10um
N5 NMOS 90nm 5um
N6 NMOS 90nm 5um
N7 NMOS 90nm 5um
P1 PMOS 90nm 10um
P2 PMOS 90nm 10um
P3 PMOS 90nm 10um
P4 PMOS 90nm 5um
本发明提出一种自举开关电路，可用作采样电路的采样开关，以提高采样电路的带宽和采样率。本发明的自举开关电路可在深亚微米CMOS工艺条件下实现，输入信号范围可在地和电源之间变化，甚至超出电源电压范围。本发明自举开关电路消除了衬偏效应，具有极好的线型性。特殊的设计使得本发明具有较高的可靠性。
以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (3)

1.一种消除衬偏效应的深亚微米CMOS自举开关，其特征在于：包括NMOS晶体管N1、NMOS晶体管N3～N7、PMOS晶体管P2～P4、电容C2和公共节点；所述NMOS晶体管N1的源极作为自举开关的输入端，漏极作为自举开关的输出端，输出端接对地电容C1；所述NMOS晶体管N1的栅极分别与PMOS晶体管P2的栅极、NMOS晶体管N3的漏极、PMOS晶体管P4的漏极、NMOS晶体管N6的栅极、NMOS晶体管N7的栅极连接，NMOS晶体管N1的源极与NMOS晶体管N7的漏极连接；NMOS晶体管N7的源极与NMOS晶体管N6的源极连接，且经公共节点分别与NMOS晶体管N4的漏极、NMOS晶体管N5的源极、电容C2的下极板、NMOS晶体管N1的衬底连接；所述NMOS晶体管N6的漏极分别与PMOS晶体管P4的栅极、NMOS晶体管N5的漏极、PMOS晶体管P3的漏极连接；所述PMOS晶体管P2的漏极分别与电容C2的上极板、PMOS晶体管P4的源极连接；PMOS晶体管P2的衬底与漏极连接，源极接电源VCC；PMOS晶体管P3的源极接电源VCC；PMOS晶体管P4的衬底与源极连接；所述NMOS晶体管N4的源极、NMOS晶体管N3的源极分别接地，NMOS晶体管N4的栅极与NMOS晶体管N3的栅极连接并同时接时钟信号CLKN；PMOS晶体管P3的栅极与PMOS晶体管N5的栅极连接并同时接时钟信号CLK，所述时钟信号CLK与时钟信号CLKN互为相反的时钟信号。
2.根据权利要求1所述的一种消除衬偏效应的深亚微米CMOS自举开关，其特征在于：还包括NMOS晶体管N2和PMOS晶体管P1；所述NMOS晶体管N2的漏极与PMOS晶体管P2的栅极连接，NMOS晶体管N2的源极分别与PMOS管P1的漏极、NMOS晶体管N3的漏极连接；所述PMOS管P1的栅极与NMOS晶体管N3的栅极连接，PMOS晶体管P1的源极与NMOS管N2的栅极接电源VCC。
3.根据权利要求2所述的一种消除衬偏效应的深亚微米CMOS自举开关，其特征在于：还包括第一buffer电路和第二buffer电路；所述第一buffer电路的输入为自举开关的输入端，第一buffer的输出端与NMOS晶体管N1的源极连接，所述第二buffer电路的输出端为自举开关的输出端，第二buffer电路的输入端与NMOS晶体管N1的漏极连接。
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