CN108599751A - 一种自举电路 - Google Patents

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Abstract

本发明涉及一种自举电路，该自举电路包括反相器INV31、INV32，PMOS管M31、M32、M33，NMOS管M34以及电容C31、C32；反相器INV31的输入端为自举电路的输入端，反相器INV31的输出端连接至反相器INV32的输入端和电容C31的一端，电容C31的另一端连接至PMOS管M31的漏极；PMOS管M31的栅极连接至反相器INV31的输入端，源极连接至VDD，PMOS管M31的漏极还连接至PMOS管M33的栅极；PMOS管M33的源极连接至PMOS管M32的漏极和电容C32的一端，电容C32的另一端连接至反相器INV32的输出端和NMOS管M34的源极，PMOS管M32的源极连接至VDD；NMOS管M34的漏极与PMOS管M33的漏极相互连接之后作为自举电路的输出端。本发明在面积无明显增加的条件下，提出一种高可靠自举电路，结构简单，可靠性高。

Description

一种自举电路
技术领域
本发明属于集成电路技术领域，涉及一种自举电路。
背景技术
自举电路是高速高精度采样开关中常用的一种电路，它可以提高采样系统的线性度。图1是一种高速高精度采样电路，它包括采样开关M11、M12、采样电容CS1，以及自举电路。自举电路11降低M1在采样相的导通电阻的非线性。自举电路2用来提高M12在采样相的栅压，从而降低M12的导通电阻。这是因为VCM的电位一般在VDD/2附近，随着电源电压的降低，M12的栅源电压VGS也降低，其导通电阻越来越大，这会降低高速采样系统的线性度。通常用自举电路12来增加M12在导通时的栅源电压VGS。图2是一种传统的自举电路12的一种结构，当clk_in为低电平时，节点11为高电平，M23、M24、M25导通，M21、M22关闭，节点22、clk_out为低电平，节点23为高电平。当clk_in为高电平，节点21为低电平，M21、M22导通，M23、M24、M25关闭，节点23和clk_out的电压为Vdd+Vdd·C21/(C21+Cp)，其中，Cp为节点23的寄生电容。此时，M22的栅源(漏)电压VGS22和漏源(漏)电压VGS22以及M25的栅源电压均大于Vdd，M22和M25容易被击穿，可靠性降低。
发明内容
有鉴于此，本发明的目的在于提供一种自举电路，大大提高自举电路的可靠性。
为达到上述目的，本发明提供如下技术方案：
一种自举电路，该自举电路包括反相器INV31、INV32，PMOS管M31、M32、M33，NMOS管M34以及电容C31、C32；
所述反相器INV31的输入端为自举电路的输入端，所述反相器INV31的输出端连接至反相器INV32的输入端和电容C31的一端，电容C31的另一端连接至PMOS管M31的漏极；
所述PMOS管M31的栅极连接至反相器INV31的输入端，源极连接至VDD，所述PMOS管M31的漏极还连接至PMOS管M33的栅极；
所述PMOS管M33的源极连接至PMOS管M32的漏极和电容C32的一端，所述电容C32的另一端连接至反相器INV32的输出端和NMOS管M34的源极，所述PMOS管M32的源极连接至VDD；
所述NMOS管M34的漏极与PMOS管M33的漏极相互连接之后作为自举电路的输出端。
进一步，还包含电容Cp3和电容Cp4；
所述电容Cp3的一端连接至所述PMOS管M31的漏极，另一端接地；
所述电容Cp4的一端连接至所述PMOS管M32的漏极，另一端接地。
本发明的有益效果在于：本发明在面积无明显增加的条件下，提出一种高可靠自举电路，结构简单，可靠性高。
附图说明
为了使本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图进行说明：
图1为下级板采样电路；
图2为传统自举电路；
图3为本发明所提出的自举电路；
图4为传统自举电路M23和M25的栅源(漏)电压的瞬态仿真图；
图5为本发明自举电路M33的栅源(漏)电压瞬态仿真图。
具体实施方式
下面将结合附图，对本发明的优选实施例进行详细的描述。
如图3所示，为本发明的一种自举电路，该自举电路包括反相器INV31、INV32，PMOS管M31、M32、M33，NMOS管M34以及电容C31、C32；
反相器INV31的输入端为自举电路的输入端，反相器INV31的输出端连接至反相器INV32的输入端和电容C31的一端，电容C31的另一端连接至PMOS管M31的漏极；
PMOS管M31的栅极连接至反相器INV31的输入端，源极连接至VDD，PMOS管M31的漏极还连接至PMOS管M33的栅极；PMOS管M33的源极连接至PMOS管M32的漏极和电容C32的一端，电容C32的另一端连接至反相器INV32的输出端和NMOS管M34的源极，PMOS管M32的源极连接至VDD；
NMOS管M34的漏极与PMOS管M33的漏极相互连接之后作为自举电路的输出端。
还包含电容Cp33和电容Cp34；电容Cp33的一端连接至PMOS管M31的漏极，另一端接地；电容Cp34的一端连接至PMOS管M32的漏极，另一端接地。
该发明的输入位clk_in，其输出为clk_out。当clk_in为低电平时，节点31位高电平，节点32为低电平，M31和M32导通，节点33和34均为高电平，M33关闭，同时M34导通，clk_out为低电平。当clk_in位高电平时，M31和M32关闭，节点31为低电平，节点32为高电平，节点33点电压为Vdd*C31/(C31+Cp3)，节点34和clk_out的电压为Vdd+Vdd*C32/(C32+Cp4)。选取合适的C31和C32，可以保证M3的任意2端电压不超过Vdd以及clk_out的电压为VCM+Vdd。M34保证节点33点电压不超过Vdd，从而提高了电路的可靠性。在整个过程中，所有晶体管的任意两段的电压不超过Vdd，提高电路的可靠性。
图4显示了传统自举电路图2中的M22和M25的栅源(漏)电压，显然VGS22、VGS25出现了大于Vdd的情况，存在可靠性问题。而图5显示了本发明自举电路的中M33的栅源(漏)电压，VGS33始终不超过Vdd。
最后说明的是，以上优选实施例仅用以说明发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (2)

1.一种自举电路，其特征在于：该自举电路包括反相器INV31、INV32，PMOS管M31、M32、M33，NMOS管M34以及电容C31、C32；
所述反相器INV31的输入端为自举电路的输入端，所述反相器INV31的输出端连接至反相器INV32的输入端和电容C31的一端，电容C31的另一端连接至PMOS管M31的漏极；
所述PMOS管M31的栅极连接至反相器INV31的输入端，源极连接至VDD，所述PMOS管M31的漏极还连接至PMOS管M33的栅极；
所述PMOS管M33的源极连接至PMOS管M32的漏极和电容C32的一端，所述电容C32的另一端连接至反相器INV32的输出端和NMOS管M34的源极，所述PMOS管M32的源极连接至VDD；
所述NMOS管M34的漏极与PMOS管M33的漏极相互连接之后作为自举电路的输出端。
2.根据权利要求1所述的一种自举电路，其特征在于：还包含电容Cp3和电容Cp4；
所述电容Cp3的一端连接至所述PMOS管M31的漏极，另一端接地；
所述电容Cp4的一端连接至所述PMOS管M32的漏极，另一端接地。
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