CN102684670A

CN102684670A - 零倒灌电流的信号高速输出电路

Info

Publication number: CN102684670A
Application number: CN2012101716611A
Authority: CN
Inventors: 许刚; 程晋
Original assignee: SHANGHAI MVSILICON INTEGRATED CIRCUIT CO Ltd
Current assignee: SHANGHAI MVSILICON INTEGRATED CIRCUIT CO Ltd
Priority date: 2012-05-29
Filing date: 2012-05-29
Publication date: 2012-09-19
Anticipated expiration: 2032-05-29
Also published as: CN102684670B

Abstract

本发明提供一种零倒灌电流的信号高速输出电路，其至少包括：由上拉管及下拉管串接的串接电路，其中，所述上拉管与所述下拉管均为N型晶体管，且两者的连接点作为信号的输出端，所述上拉管的一端连接电源；与所述下拉管连接的第一控制电路，用于控制所述下拉管的导通以便所述输出端输出低电平；以及与所述上拉管连接的第二控制电路，用于提供高于所述电源电压的电压来控制所述上拉管的导通以便所述输出端输出高电平。本发明的电路能高速输出数字信号，且电路在休眠状态下也无倒灌电流。

Description

零倒灌电流的信号高速输出电路

技术领域

本发明电路领域，特别是涉及一种零倒灌电流的信号高速输出电路。

背景技术

现有PMOS管的结构通常如图1所示，在一块P型薄硅片的P型区上，以N阱（N-WELL）作为衬底，在N阱上扩散两个高浓度杂质的P型区P+，分别作为PMOS输出管的源极S和漏极D，再在硅片表面覆盖一层绝缘物，然后再用金属铝引出一个栅极G，由此即形成了PMOS管。由于PMOS管的源极S与漏极D结构的对称性，故当PMOS管应用在某些具体电路中时，会出现倒灌电流的情形。

例如，在多电源域的电路系统中，当一包含由诸如NMOS管及PMOS管串接的电路芯片处于休眠状态时，该电路芯片的电源会被置0，如果由NMOS管及PMOS管串接的电路是该电路芯片的输入级，尽管电源被置0，但该电路芯片的输入信号是其前一级电路的输出信号或者是其他设备的输出信号，故输入信号可能并不会为0，由此就会导致该PMOS管出现倒灌电流；如果由NMOS管及PMOS管串接的电路是该电路芯片的输出级，尽管电源被置0，但该电路芯片的输出端所连接的电路的信号可能不为0，此种情形同样导致该PMOS管出现倒灌电流。具体如图2所示，该图2中的PMOS管与NMOS管的连接点连接其他电路，该其他电路的信号为Vin。当该电路芯片处于休眠状态时，该PMOS管的漏极D接地，若信号Vin的电压超过PMOS导通阈值时，由此，该PMOS管的源极与漏极的工作方式将发生逆转，即在该PMOS管中会形成倒灌漏电流Ileakage，若该PMOS管的尺寸大，则该倒灌漏电流Ileakage也会很大，进而会导致该电路芯片的功耗过大。

为了解决PMOS管电流倒灌的问题，在公开号为CN101840908A的中国专利文献中提出了一种在输入上拉情况下，防止倒灌电流的电路，但是该电路仅适用于PMOS管连接输入信号的情形。此外，在专利号为7394633B2的美国专利文献中提出了一种通过检测偏置极性来改变功率MOSFET的偏置，从而防止倒灌的方法。但是该方法只有在电路有工作电流的情况下才能防止电流倒灌。再有，在专利号为5150186的美国专利文献中采用NativeNMOS管串联一个PMOS管的方法（如图3所示）来缓解休眠时倒灌漏电流的问题和输出速度的问题，然而这种方法休眠时的倒灌反向电流依旧会达到10uA，并不能完全解决漏电流的问题；而且，由于PMOS输出管静电放电保护和输出能力的原因，所占硅片面积很大，该方法会使硅片面积几乎翻倍。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种零倒灌电流的信号高速输出电路。

为实现上述目的及其他相关目的，本发明提供一种零倒灌电流的信号高速输出电路，其包括：

由上拉管及下拉管串接的串接电路，其中，所述上拉管与所述下拉管均为N型晶体管，且两者的连接点作为信号的输出端，所述上拉管的一端连接电源；

与所述下拉管连接的第一控制电路，用于控制所述下拉管的导通以便所述输出端输出低电平；以及

与所述上拉管连接的第二控制电路，用于提供高于所述电源电压的电压来控制所述上拉管的导通以便所述输出端输出高电平。

优选地，所述第二控制电路包括能将电源电压自举至2倍电源电压的自举电路；更为优选地，所述自举电路包括电容。

优选地，所述第二控制电路还包括电荷泵电路。

如上所述，本发明的零倒灌电流的信号高速输出电路，具有以下有益效果：能高速输出数字信号，且在电路处于休眠状态时，也无倒灌电流。

附图说明

图1显示为PMOS管的结构示意图。

图2显示为PMOS管所属的电路芯片休眠时的倒灌电流示意图。

图3显示为现有实现零漏电的电路结构示意图。

图4显示为本发明的零倒灌电流的信号高速输出电路示意图。

图5a与5b显示为本发明的零倒灌电流的信号高速输出电路的工作过程示意图。

图6显示为本发明的零倒灌电流的信号高速输出电路的各节点电压示意图。

图7显示为本发明的零倒灌电流的信号高速输出电路休眠时的串接电路等效电路示意图。

元件标号说明

1 零倒灌电流的信号高速输出电路

11 串接电路

12 第一控制电路

13 第二控制电路

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

请参阅图4至图7。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

如图所示，本发明提供一种零倒灌电流的信号高速输出电路。该零倒灌电流的信号高速输出电路1包括：串接电路11、第一控制电路12及第二控制电路13。

所述串接电路11由上拉管及下拉管串接而成，其中，所述上拉管与所述下拉管均为N型晶体管，且两者的连接点作为信号的输出端，所述上拉管的一端连接电源。

例如，如图4所示，所述串接电路11由上拉管NM1及下拉管NM0串接形成，其中，上拉管NM1及下拉管NM0的连接点作为信号DO的输出端，上拉管NM1连接电源电压Vdd，下拉管NM0连接地。优选地，所述上拉管NM1及下拉管NM0均为NMOSFET管。

需要说明的是，本领域技术人员应该理解，上述所示上拉管与下拉管仅仅只是列示，而非对本发明的限制，事实上，上拉管可包含由多个晶体管构成的N型晶体管，下拉管也可包含由多个晶体管构成的N型晶体管等。

所述第一控制电路12与所述下拉管连接，用于控制所述下拉管的导通以便所述输出端输出低电平。

例如，如图4所示，所述第一控制电路12由两个串接的反相器构成，其中，第一个反相器输入端接入信号DI、输出端连接第二个反相器，第二个反相器的输出端连接下拉管NM0的栅极。

当信号DI为高电平（例如电源电压Vdd）时，则第二个反相器输出高电平，使得所述下拉管NM0导通，由此，输出信号DO为低电平。

所述第二控制电路13与所述上拉管连接，用于提供高于所述电源电压的电压来控制所述上拉管的导通以便所述输出端输出高电平。

需要说明的是，本领域技术人员应该理解，上述所示第一控制电路仅仅只是列示，而非对本发明的限制，事实上，任何能控制所述下拉管的导通以便所述输出端输出低电平、以及控制所述下拉管关断以便所述输出端输出高电平的电路，均包含在本发明的范围内。

作为一种优选方式，所述第二控制电路13包括能将电源电压自举至2倍电源电压的自举电路。

例如，如图4所示，所述自举电路包括：电容C1、PMOS管PM1、NMOS管NM2与NM3。其中，电容C1的一端连接第一个反相器的输出端、另一端连接PMOS管PM1的漏极；PMOS管PM1的源极连接上拉管NM1、栅极连接第二个反相器的输出端；NMOS管NM2的栅极连接PMOS管PM1的栅极、漏极连接PMOS管PM1的源极、源极接地；NMOS管NM3的栅极连接第一反相器的输入端、漏极连接电源电压Vdd、源极连接PMOS管PM1的漏极。

当第一个反相器接入的信号DI为高电平时，NMOS管NM3导通，电源电压Vdd通过NMOS管NM3向电容C1充电，使得点C的电压为电源电压Vdd；当信号DI由高电平跳变为低电平的瞬间，与第一个反相器输出端相连的电容C1的一端电压跳变为电源电压Vdd，由于电容C1两端电压不能发生突变，故点C的电压上升至2Vdd，即实现了电压自举。此时，由于PMOS管PM1导通，故点B的电压也为2Vdd，从而上拉管NM1充分导通，输出足够的电流，使得输出信号DO的电位快速转为Vdd。

需要说明的是，本领域技术人员应该理解，上述所示自举电路仅仅只是列示，而非对本发明的限制，事实上，任何能将电源电压自举至2倍电源电压的自举电路，均包含在本发明的范围内。

作为另一种优选方式，所述第二控制电路13还包括电荷泵电路。

如图4所示，所述电荷泵电路包括：电荷泵、反相器及PMOS管PM0。其中，所述电荷泵用于将电源电压Vdd抬高至电压Vddp，该电压Vddp大于Vdd+Vtn（Vtn为NMOSFET管从关断道导通所需要的阈值电压）；所述反相器的输入端连接第一控制电路12中的第一个反相器的输出端、其输出端连接PMOS管PM0的栅极；PMOS管PM0的漏极连接电荷泵的输出端、源极连接上拉管NM1的栅极。

当第一控制电路12中的第一个反相器的输出端输出高电平时，电荷泵电路中的反相器输出低电平，使得PMOS管PM0导通，由于该PMOS管PM0的漏极未电荷泵的输出电压Vddp，则上拉管NM1在该电压Vddp的控制下充分导通，输出足够的电流，使得输出信号DO的电位为Vdd。

需要说明的是，本领域技术人员应该理解，上述电荷泵电路仅仅只是列示，而非对本发明的限制，事实上，任何能将电源电压抬升至高于Vdd+Vtn的电荷泵电路，均包含在本发明的范围内。

此外，本领域技术人员应该理解，上述第二控制电路也仅仅只是列示，而非对本发明的限制，事实上，任何能提供高于所述电源电压的电压来控制所述上拉管的导通以便所述输出端输出高电平的控制电路，例如，能将电源电压自举至3倍电源电压等的自举电路等，均应包含在本发明的范围内。

以下将对图4所示的零倒灌电流的信号高速输出电路1的工作过程予以详细描述。

请参见图5a，当第一个反相器接入的信号DI的电压为Vdd时，NMOS管NM3导通，电源通过NMOS管NM3向电容C1充电，使得电容C1被充电到电源电压Vdd，上拉管NM1的栅极B被NMOS管NM2下拉到“0”，PMOS管PM0、PM1及上拉管NM1为关断状态，下拉管NM0的栅极A点电压为Vdd，输出端的输出信号DO被下拉管NM0下拉到“0”。该种情形下电路中的各个节点的信号如图6所示。

再请参见图5b，当第一个反相器的输入端接入的信号DI由“1”变为“0”的瞬间，点C的电压被自举到2*Vdd，NMOS管NM3关断，PMOS管PM1导通，上拉管NM1的栅极电位被拉到2*Vdd，使上拉管NM1导通，下拉管NM0的栅极A被下拉到“0”，NM0关断，输出端的输出信号DO被快速上拉到电压Vdd，此时PMOS管PM0开始导通，将B点拉到Vddp，从而补充点B的漏电荷。进而使得输出端的输出信号DO保持被上拉到电压Vdd。此种情形下电路各个节点的信号如图6所示。

当上述零倒灌电流的信号高速输出电路1处于休眠状态时，串接电路11的等效电路如图7所示，此时，电源电压被置为“0”，上拉管NM1与下拉管NM0均处于反偏状态，漏电流为零。

综上所述，本发明的零倒灌电流的信号高速输出电路能高速输出信号，且在休眠时（即电源电压为零时），即使输出端所连接的电路有电位时，也不会在本发明的电路中出现漏电流。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种零倒灌电流的信号高速输出电路，其特征在于，所述零倒灌电流的信号高速输出电路至少包括：

与所述下拉管连接的第一控制电路，用于控制所述下拉管的导通以便所述输出端输出低电平；

2.根据权利要求1所述的零倒灌电流的信号高速输出电路，其特征在于：所述第一控制电路包括反相器。

3.根据权利要求1所述的零倒灌电流的信号高速输出电路，其特征在于：所述第二控制电路包括能将电源电压自举至2倍电源电压的自举电路。

4.根据权利要求3所述的零倒灌电流的信号高速输出电路，其特征在于：所述自举电路包括电容。

5.根据权利要求1所述的零倒灌电流的信号高速输出电路，其特征在于：所述第二控制电路包括电荷泵电路。

6.根据权利要求1所述的零倒灌电流的信号高速输出电路，其特征在于：所述N型晶体管包括NMOSFET管。