JPH02170572A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH02170572A JPH02170572A JP63326677A JP32667788A JPH02170572A JP H02170572 A JPH02170572 A JP H02170572A JP 63326677 A JP63326677 A JP 63326677A JP 32667788 A JP32667788 A JP 32667788A JP H02170572 A JPH02170572 A JP H02170572A
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- Japan
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- transistors
- impedance
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- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路の出力バッファ回路に関し、
特に、インピーダンス整合が必要な信号系を駆動するの
に好適の出力バッファ回路に関する。
特に、インピーダンス整合が必要な信号系を駆動するの
に好適の出力バッファ回路に関する。
［従来の技術］
従来、この種の出力バッファ回路として第２図に示す回
路がある。ＰチャネルＭＯ３）ランジスタ２のソースは
正電源端子１０に接続され、そのゲートは内部回路から
の信号が与えられる入力節点１に接続されている。Ｎチ
ャネルＭＯＳトランジスタ３のソースは負電源端子２１
に接続され、そのゲートはトランジスタ２のゲートと共
に、入力節点１に接続されている。また、トランジスタ
２．３のドレインは出力端子４に共通接続されている。
路がある。ＰチャネルＭＯ３）ランジスタ２のソースは
正電源端子１０に接続され、そのゲートは内部回路から
の信号が与えられる入力節点１に接続されている。Ｎチ
ャネルＭＯＳトランジスタ３のソースは負電源端子２１
に接続され、そのゲートはトランジスタ２のゲートと共
に、入力節点１に接続されている。また、トランジスタ
２．３のドレインは出力端子４に共通接続されている。
このように構成された出力バッファ回路においては、入
力節点１を介してトランジスタ２，３のゲートに入力さ
れる内部回路からの信号により、トランジスタ２又はト
ランジスタ３が選択的に導通状態となり、出力端子４に
はトランジスタ２が導通した場合には’Ｈｉｇｈ”レベ
ルが、またトランジスタ３が導通した場合には“Ｌｏｗ
”レベルが出力される。この場合に、導通するトランジ
スタのオン抵抗は夫々駆動すべき信号系のインピーダン
スと一致するように設計されている。
力節点１を介してトランジスタ２，３のゲートに入力さ
れる内部回路からの信号により、トランジスタ２又はト
ランジスタ３が選択的に導通状態となり、出力端子４に
はトランジスタ２が導通した場合には’Ｈｉｇｈ”レベ
ルが、またトランジスタ３が導通した場合には“Ｌｏｗ
”レベルが出力される。この場合に、導通するトランジ
スタのオン抵抗は夫々駆動すべき信号系のインピーダン
スと一致するように設計されている。
［発明が解決しようとする課Ｉｌｌ
前述した従来の出力バッファ回路は、インピーダンス整
合をとるためにトランジスタ２及びトランジスタ３のオ
ン抵抗を使用している。しかしながら、トランジスタの
オン抵抗は製造のバラツキによる変動が大きく、ロット
によっては使用できないものが発生するという問題点が
ある。また、異なるインピーダンス系の伝送路に使用す
る場合には、新たにオン抵抗を設計し直し、その設計値
に基いて新たに出力バッファ回路を製造し直す必要があ
るという欠点がある。
合をとるためにトランジスタ２及びトランジスタ３のオ
ン抵抗を使用している。しかしながら、トランジスタの
オン抵抗は製造のバラツキによる変動が大きく、ロット
によっては使用できないものが発生するという問題点が
ある。また、異なるインピーダンス系の伝送路に使用す
る場合には、新たにオン抵抗を設計し直し、その設計値
に基いて新たに出力バッファ回路を製造し直す必要があ
るという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
製造のバラツキによるインピーダンスの不整合を製造後
に修正することができ、また、異なるインピーダンス系
の伝送路に対してもインピーダンス整合をとることがで
きる出力バッファ回路を提供することを目的とする。
製造のバラツキによるインピーダンスの不整合を製造後
に修正することができ、また、異なるインピーダンス系
の伝送路に対してもインピーダンス整合をとることがで
きる出力バッファ回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る出力バッファ回路は、そのゲートが入力側
に共通接続されドレインが出力側に共通接続された第１
極性の第１のＭＯＳ）ランジスタ及び第２極性の第２の
ＭＯＳトランジスタと、そのソースが正電源端子に共通
接続されそのドレインが前記第１のＭＯＳ）ランジスタ
のソースに共通接続された複数個の第１極性の第３のＭ
ＯＳトランジスタと、そのソースが負電源端子に共通接
続されそのドレインが前記第２のＭＯＳトランジスタの
ソースに共通接続された複数個の第２極性の第４のＭＯ
Ｓトランジスタと、前記第３及び第４のＭＯＳトランジ
スタのゲートを制御して夫々選択的にオンにする制御手
段とを有することを特徴とする。
に共通接続されドレインが出力側に共通接続された第１
極性の第１のＭＯＳ）ランジスタ及び第２極性の第２の
ＭＯＳトランジスタと、そのソースが正電源端子に共通
接続されそのドレインが前記第１のＭＯＳ）ランジスタ
のソースに共通接続された複数個の第１極性の第３のＭ
ＯＳトランジスタと、そのソースが負電源端子に共通接
続されそのドレインが前記第２のＭＯＳトランジスタの
ソースに共通接続された複数個の第２極性の第４のＭＯ
Ｓトランジスタと、前記第３及び第４のＭＯＳトランジ
スタのゲートを制御して夫々選択的にオンにする制御手
段とを有することを特徴とする。
［作用コ
本発明においては、先ず、制御手段により第３のＭｏＳ
トランジスタのゲートを制御して１又は２以上のものを
選択的にオンにし、また、第４のＭＯＳ）ランジスタも
選択的にオンにする。そうすると、出力バッファ回路へ
の入力信号により、第１のＭＯＳトランジスタ及び第２
のＭＯＳ）ランジスタのうち第１のＭＯＳトランジスタ
が択一的にオンにされた場合は、出力端子と正電源端子
との間に第１のＭＯＳ）ランジスタと、前述の選択的に
オンにされている第３のＭＯＳ）ランジスタとが直列的
に接続されたことになる。従って、出力端子と正電源端
子との間のインピーダンスは、第１のＭＯＳ）ランジス
タと選択的にオンにされた第３のＭＯＳトランジスタと
のオン抵抗の和となる。このため、出力インピーダンス
は複数個の第３のＭｏＳトランジスタのうち、そのゲー
トの導通制御によりオンにするものを適宜選択すること
によって調整することができる。また、第２のＭＯＳト
ランジスタがオンになった場合も、出力端子と負電源端
子との間のインピーダンスは第２のＭＯＳ）ランジスタ
と、選択的にオンにされている第４のＭＯＳ）ランジス
タとのオン抵抗により決まり、第４のＭＯＳ）ランジス
タのうちオンにするものを適宜選択することにより前記
インピーダンスを調整することができる。
トランジスタのゲートを制御して１又は２以上のものを
選択的にオンにし、また、第４のＭＯＳ）ランジスタも
選択的にオンにする。そうすると、出力バッファ回路へ
の入力信号により、第１のＭＯＳトランジスタ及び第２
のＭＯＳ）ランジスタのうち第１のＭＯＳトランジスタ
が択一的にオンにされた場合は、出力端子と正電源端子
との間に第１のＭＯＳ）ランジスタと、前述の選択的に
オンにされている第３のＭＯＳ）ランジスタとが直列的
に接続されたことになる。従って、出力端子と正電源端
子との間のインピーダンスは、第１のＭＯＳ）ランジス
タと選択的にオンにされた第３のＭＯＳトランジスタと
のオン抵抗の和となる。このため、出力インピーダンス
は複数個の第３のＭｏＳトランジスタのうち、そのゲー
トの導通制御によりオンにするものを適宜選択すること
によって調整することができる。また、第２のＭＯＳト
ランジスタがオンになった場合も、出力端子と負電源端
子との間のインピーダンスは第２のＭＯＳ）ランジスタ
と、選択的にオンにされている第４のＭＯＳ）ランジス
タとのオン抵抗により決まり、第４のＭＯＳ）ランジス
タのうちオンにするものを適宜選択することにより前記
インピーダンスを調整することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係る出力バッファ回路を示す
回路図である。ＰチャネルＭＯＳトランジスタ２及びＮ
チャネルＭＯＳ）ランジスタ３のドレインは出力端子４
に共通接続され、ゲートは入力節点１に共通接続されて
いる。ＰチャネルＭＯＳトランジスタ５，６．７，８．
９はそのソース及びドレインを夫々共通にして並列接続
されており、そのソースは正電源端子１０に、また、そ
のトレインはトランジスタ２のソースに接続されている
。そして、トランジスタ５，６．７，８゜９のゲートは
夫々制御端子１１，１２．１３．１４．１５に接続され
、トランジスタ５．６，７゜８．９は対応する制御端子
１１，１２，１３，１４．１５に入力される信号により
選択的に導通状態となる。なお、各トランジスタ５乃至
９のオン抵抗は相互に異なるように設計されている。
回路図である。ＰチャネルＭＯＳトランジスタ２及びＮ
チャネルＭＯＳ）ランジスタ３のドレインは出力端子４
に共通接続され、ゲートは入力節点１に共通接続されて
いる。ＰチャネルＭＯＳトランジスタ５，６．７，８．
９はそのソース及びドレインを夫々共通にして並列接続
されており、そのソースは正電源端子１０に、また、そ
のトレインはトランジスタ２のソースに接続されている
。そして、トランジスタ５，６．７，８゜９のゲートは
夫々制御端子１１，１２．１３．１４．１５に接続され
、トランジスタ５．６，７゜８．９は対応する制御端子
１１，１２，１３，１４．１５に入力される信号により
選択的に導通状態となる。なお、各トランジスタ５乃至
９のオン抵抗は相互に異なるように設計されている。
一方、ＮチャネルＭＯ９）ランジスタ１６．１７．１８
，１９．２０はそのソース及びドレインを夫々共通にし
て並列接続されており、そのソースは負電源端子２１に
、また、そのトレインはトランジスタ３のソースに接続
されている。そして、トランジスタ１６．１７，１８．
１９．２０のゲートは夫々制御端子２２．２３．２４，
２５．２６に接続されており、トランジスタ１６．１７
゜１８．１９．２０は対応する制御端子２２．２３゜２
４．２５．２６に入力される制御信号により選択的に導
通状態となる。このトランジスタ１６乃至２０もそのオ
ン抵抗が相互に異なるように設計されている。
，１９．２０はそのソース及びドレインを夫々共通にし
て並列接続されており、そのソースは負電源端子２１に
、また、そのトレインはトランジスタ３のソースに接続
されている。そして、トランジスタ１６．１７，１８．
１９．２０のゲートは夫々制御端子２２．２３．２４，
２５．２６に接続されており、トランジスタ１６．１７
゜１８．１９．２０は対応する制御端子２２．２３゜２
４．２５．２６に入力される制御信号により選択的に導
通状態となる。このトランジスタ１６乃至２０もそのオ
ン抵抗が相互に異なるように設計されている。
次に、このように構成された本実施例回路の動作につい
て説明する。
て説明する。
制御端子１１，１２．１３，１４．１５に入力する制御
信号により、並列接続されたトランジスタ５，６，７，
８．９の中から１以上のトランジスタを選択的にオンさ
せる。同様に制御端子２２゜２３．２４，２５．２６に
入力する制御信号により、並列接続されたトランジスタ
１６．１７，１８．１９．２０の中から１以上のトラン
ジスタを選択的にオンさせる。これにより、正電源端子
１０とトランジスタ２との間には制御信号によりオンに
なったトランジスタ（例えば、トランジスタ６）が介挿
され、負電源端子２１とトランジスタとの間には制御信
号によりオンになったトランジスタ（例えば、トランジ
スタ１７）が介挿される。
信号により、並列接続されたトランジスタ５，６，７，
８．９の中から１以上のトランジスタを選択的にオンさ
せる。同様に制御端子２２゜２３．２４，２５．２６に
入力する制御信号により、並列接続されたトランジスタ
１６．１７，１８．１９．２０の中から１以上のトラン
ジスタを選択的にオンさせる。これにより、正電源端子
１０とトランジスタ２との間には制御信号によりオンに
なったトランジスタ（例えば、トランジスタ６）が介挿
され、負電源端子２１とトランジスタとの間には制御信
号によりオンになったトランジスタ（例えば、トランジ
スタ１７）が介挿される。
次に、入力節点１に内部回路からの信号が入力されると
、その信号のレベルにより、トランジスタ２又はトラン
ジスタ３が択一的にオンする。即ち、入力節点１に“Ｌ
ｏｗ ”レベルの信号が入力された場合には、トランジ
スタ２がオンとなり、トランジスタ３はオフとなる、こ
のとき、出力端子４には“旧ｇｈ”レベルが出力される
が、その出力インピーダンスはトランジスタ２のオン抵
抗に、このトランジスタ２と直列接続されたトランジス
タ６のオン抵抗を加えたものとなる。従って、並列接続
されたトランジスタ５，６，７．８．９の中からオンさ
せるものを適宜選択することにより、出力インピーダン
スを変えることができる。また、入力節点１に゛旧ｇｈ
″レベルの信号が入力された場合には、トランジスタ３
がオンとなり、トランジスタ２はオフとなる。このとき
、出力端子４には“ＬＯＷ”レベルが出力されるが、そ
の出力インピーダンスは、トランジスタ１６．１７．１
８゜１９．２０の中から所定のオン抵抗を有するものを
選択的にオンさせることにより変えることができる。
、その信号のレベルにより、トランジスタ２又はトラン
ジスタ３が択一的にオンする。即ち、入力節点１に“Ｌ
ｏｗ ”レベルの信号が入力された場合には、トランジ
スタ２がオンとなり、トランジスタ３はオフとなる、こ
のとき、出力端子４には“旧ｇｈ”レベルが出力される
が、その出力インピーダンスはトランジスタ２のオン抵
抗に、このトランジスタ２と直列接続されたトランジス
タ６のオン抵抗を加えたものとなる。従って、並列接続
されたトランジスタ５，６，７．８．９の中からオンさ
せるものを適宜選択することにより、出力インピーダン
スを変えることができる。また、入力節点１に゛旧ｇｈ
″レベルの信号が入力された場合には、トランジスタ３
がオンとなり、トランジスタ２はオフとなる。このとき
、出力端子４には“ＬＯＷ”レベルが出力されるが、そ
の出力インピーダンスは、トランジスタ１６．１７．１
８゜１９．２０の中から所定のオン抵抗を有するものを
選択的にオンさせることにより変えることができる。
このように、出力インピーダンスを製造後に修正するこ
とが可能となるため、製造の結果、ＭＯＳトランジスタ
のオン抵抗が変動したことにより、出力インピーダンス
が設計値と異なった場合でも、並列接続されたトランジ
スタ群を選ぶことによって、所望の出力インピーダンス
を得ることができる。
とが可能となるため、製造の結果、ＭＯＳトランジスタ
のオン抵抗が変動したことにより、出力インピーダンス
が設計値と異なった場合でも、並列接続されたトランジ
スタ群を選ぶことによって、所望の出力インピーダンス
を得ることができる。
以下に、ＭＯＳトランジスタのオン抵抗が変動した場合
の出力インピーダンスの修正方法について具体例を用い
て説明する。出力インピーダンスを５０Ωにする場合、
オン抵抗のプロセスバラツキを一５０％〜＋１００％と
すると、ＰチャネルＭＯＳトランジスタ２及びＰチャネ
ルＭｏＳトランジスタ５，６，７．８．９のオン抵抗の
設計中心値を夫々１０Ω、９０Ω、５７Ω、４０Ω、２
３Ω、１５Ωに設定し、ＮチャネルＭＯＳトランジスタ
３及びＮチャネルＭＯＳトランジスタ１６．１７，１８
，１９゜２０のオン抵抗の設計中心値を夫々１０Ω、９
０Ω。
の出力インピーダンスの修正方法について具体例を用い
て説明する。出力インピーダンスを５０Ωにする場合、
オン抵抗のプロセスバラツキを一５０％〜＋１００％と
すると、ＰチャネルＭＯＳトランジスタ２及びＰチャネ
ルＭｏＳトランジスタ５，６，７．８．９のオン抵抗の
設計中心値を夫々１０Ω、９０Ω、５７Ω、４０Ω、２
３Ω、１５Ωに設定し、ＮチャネルＭＯＳトランジスタ
３及びＮチャネルＭＯＳトランジスタ１６．１７，１８
，１９゜２０のオン抵抗の設計中心値を夫々１０Ω、９
０Ω。
５７Ω、４０Ω、２３Ω、１５Ωに設定しておく。
そして、製造の結果、ＰチャネルＭＯ３）ランジスタの
オン抵抗値が設計中心値から変動がなかったとすれば、
トランジスタ２のオン抵抗値は１０Ωであるから、制御
端子１１，１２．１３，１４゜１５によりトランジスタ
５，６，７，８．９の中から、オン抵抗値４０Ωを有す
るトランジスタ７のみをオンさせ、他をオフさせれば、
出力端子４と正電源端子１０との間の出力インピーダン
スは、トランジスタ２とトランジスタ７のオン抵抗を直
列に接続したオン抵抗値５０Ωが得られる。また、製造
の結果、ＰチャネルＭＯ８）ランジスタのオン抵抗値が
設計中心値から一５０％の変動を生じたとすれば、トラ
ンジスタ２のオン抵抗値は５Ωとなるから、トランジス
タ５，６，７，８．９の中から、変動の結果４５Ωとな
るトランジスタ５のみをオンさせ、他をオフさせればよ
い、製造の結果、ＰチャネルＭｏＳトランジスタのオン
抵抗値が設計中心値から＋１００％の変動を生じたとす
れば、トランジスタ２のオン抵抗値は２０Ωとなるから
、トランジスタ５，６．７，８．９の中から、変動の結
果３０Ωとなるトランジスタ９のみをオンさせ、他をオ
フさせればよい、また、中間的な変動が生じた場合には
、トランジスタ６若しくは８又はトランジスタ５，６，
７，８．９の中から適宜選択された複数のトランジスタ
をオンさせ、そのオン抵抗を組合わせることにより、設
定しようとするオン抵抗値に近づければよい。
オン抵抗値が設計中心値から変動がなかったとすれば、
トランジスタ２のオン抵抗値は１０Ωであるから、制御
端子１１，１２．１３，１４゜１５によりトランジスタ
５，６，７，８．９の中から、オン抵抗値４０Ωを有す
るトランジスタ７のみをオンさせ、他をオフさせれば、
出力端子４と正電源端子１０との間の出力インピーダン
スは、トランジスタ２とトランジスタ７のオン抵抗を直
列に接続したオン抵抗値５０Ωが得られる。また、製造
の結果、ＰチャネルＭＯ８）ランジスタのオン抵抗値が
設計中心値から一５０％の変動を生じたとすれば、トラ
ンジスタ２のオン抵抗値は５Ωとなるから、トランジス
タ５，６，７，８．９の中から、変動の結果４５Ωとな
るトランジスタ５のみをオンさせ、他をオフさせればよ
い、製造の結果、ＰチャネルＭｏＳトランジスタのオン
抵抗値が設計中心値から＋１００％の変動を生じたとす
れば、トランジスタ２のオン抵抗値は２０Ωとなるから
、トランジスタ５，６．７，８．９の中から、変動の結
果３０Ωとなるトランジスタ９のみをオンさせ、他をオ
フさせればよい、また、中間的な変動が生じた場合には
、トランジスタ６若しくは８又はトランジスタ５，６，
７，８．９の中から適宜選択された複数のトランジスタ
をオンさせ、そのオン抵抗を組合わせることにより、設
定しようとするオン抵抗値に近づければよい。
ＮチャネルＭＯＳ）−ランジスタめオン抵抗が変動した
場合も、前述したＰチャネルＭＯ３）−ランジスタの場
合と同様の操作により出力端子４と負電源端子２１との
間の出力インピーダンスを修正することができる。
場合も、前述したＰチャネルＭＯ３）−ランジスタの場
合と同様の操作により出力端子４と負電源端子２１との
間の出力インピーダンスを修正することができる。
上記実施例において、制御端子１１，１２，１３．１４
，１５，２２，２３．２４，２５．２６は外部端子とし
たため、前述した一連の出力インピーダンスの修正は外
部から行うことができる。
，１５，２２，２３．２４，２５．２６は外部端子とし
たため、前述した一連の出力インピーダンスの修正は外
部から行うことができる。
しかし、制御端子１１乃至１５及び２２乃至２６は必ず
しも外部端子である必要はなく、プロセスの配線工程等
の修正により制御端子を負電源端子又は正電源端子等に
接続できるようにしておけば、再製造するとしてもＴ
Ａ Ｔ （Ｔｕｒｎ ＡｒｏｕｎｄＴｉｍｅ）を極めて
短縮することができる。
しも外部端子である必要はなく、プロセスの配線工程等
の修正により制御端子を負電源端子又は正電源端子等に
接続できるようにしておけば、再製造するとしてもＴ
Ａ Ｔ （Ｔｕｒｎ ＡｒｏｕｎｄＴｉｍｅ）を極めて
短縮することができる。
［発明の効果］
以上説明したように、本発明は従来の出力バッファ回路
を構成する第１及び第２のＭＯＳ）ランジスタのソース
と、夫々正及び負の電源端子との間に夫々相互間が電源
端子との間に並列に接続された複数個のＭＯＳ）−ラン
ジスタを接続し、その複数個のＭＯＳトランジスタを外
部から導通制御可能に構成したため、製造のバラツキに
よる出力バッファ回路の出力インピーダンスの変動を製
造後に修正することが可能となり、更に、異なるインピ
ーダンス系の伝送路に対しても、出力インピーダンスを
調整することにより使用可能にすることができるという
効果を奏する。
を構成する第１及び第２のＭＯＳ）ランジスタのソース
と、夫々正及び負の電源端子との間に夫々相互間が電源
端子との間に並列に接続された複数個のＭＯＳ）−ラン
ジスタを接続し、その複数個のＭＯＳトランジスタを外
部から導通制御可能に構成したため、製造のバラツキに
よる出力バッファ回路の出力インピーダンスの変動を製
造後に修正することが可能となり、更に、異なるインピ
ーダンス系の伝送路に対しても、出力インピーダンスを
調整することにより使用可能にすることができるという
効果を奏する。
第１図は本発明の実施例に係る出力バッファ回路を示す
回路図、第２図は従来の出力バッファ回路を示す回路図
である。 １；入力節点、２．５，６，７，８，９．ＰチャネルＭ
ｏＳトランジスタ、３，１６，１７，１８．１９．２０
．ＮチャネルＭＯＳトランジスタ、４；出力端子、１０
；正電源端子、１１．１２゜１３．１４，１５．２２，
２３，２４，２５．２６；制御端子、２１；負電源端子
回路図、第２図は従来の出力バッファ回路を示す回路図
である。 １；入力節点、２．５，６，７，８，９．ＰチャネルＭ
ｏＳトランジスタ、３，１６，１７，１８．１９．２０
．ＮチャネルＭＯＳトランジスタ、４；出力端子、１０
；正電源端子、１１．１２゜１３．１４，１５．２２，
２３，２４，２５．２６；制御端子、２１；負電源端子
Claims (1)
- （１）そのゲートが入力側に共通接続されドレインが出
力側に共通接続された第１極性の第１のＭＯＳトランジ
スタ及び第２極性の第２のＭＯＳトランジスタと、その
ソースが正電源端子に共通接続されそのドレインが前記
第１のＭＯＳトランジスタのソースに共通接続された複
数個の第１極性の第３のＭＯＳトランジスタと、そのソ
ースが負電源端子に共通接続されそのドレインが前記第
２のＭＯＳトランジスタのソースに共通接続された複数
個の第２極性の第４のＭＯＳトランジスタと、前記第３
及び第４のＭＯＳトランジスタのゲートを制御して夫々
選択的にオンにする制御手段とを有することを特徴とす
る出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326677A JP2754637B2 (ja) | 1988-12-23 | 1988-12-23 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326677A JP2754637B2 (ja) | 1988-12-23 | 1988-12-23 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170572A true JPH02170572A (ja) | 1990-07-02 |
| JP2754637B2 JP2754637B2 (ja) | 1998-05-20 |
Family
ID=18190425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326677A Expired - Lifetime JP2754637B2 (ja) | 1988-12-23 | 1988-12-23 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754637B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285976B2 (en) | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
-
1988
- 1988-12-23 JP JP63326677A patent/JP2754637B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285976B2 (en) | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754637B2 (ja) | 1998-05-20 |
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