JPH01286619A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH01286619A JPH01286619A JP63116595A JP11659588A JPH01286619A JP H01286619 A JPH01286619 A JP H01286619A JP 63116595 A JP63116595 A JP 63116595A JP 11659588 A JP11659588 A JP 11659588A JP H01286619 A JPH01286619 A JP H01286619A
- Authority
- JP
- Japan
- Prior art keywords
- input
- channel mos
- mos transistor
- center
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路の入力回路に関する。
従来の入力回路は、第５図に示すように単純なインバー
タで構成されており、このような入力回路の入出力特性
は、第６図（Ａ）に示すとおりである。
タで構成されており、このような入力回路の入出力特性
は、第６図（Ａ）に示すとおりである。
また高レベル（“Ｈ”）として認識する高入力レベルｖ
ＩＨ１低レベル（“Ｌ”）として認識する低入力レベル
ＶＩＬは、（Ｗｐ ／ Ｌ ｐ ） ／ （ＷＮ ／Ｌ
Ｎ ）及びＶＴＰ、 ＶＴＮ並びニｔ ｉ ｔ 圧Ｖ
ｏ ｏ ニＪ： ッて、第６図（Ｂ）に示すように変動
する。ここに、Ｗｐ 、 Ｌｐ 、 Ｖ７ｐはＰチャン
ネルＭＯＳトランジスタＱｐのそれぞれゲート幅、ゲー
ト長、閾値電圧であり、ＷＨ、ＬＮ ｒ ＶｔＮはＮチ
ャンネルＭＯＳトランジスタＱＮのそれぞれゲート幅、
ゲート長、閾値電圧である。
ＩＨ１低レベル（“Ｌ”）として認識する低入力レベル
ＶＩＬは、（Ｗｐ ／ Ｌ ｐ ） ／ （ＷＮ ／Ｌ
Ｎ ）及びＶＴＰ、 ＶＴＮ並びニｔ ｉ ｔ 圧Ｖ
ｏ ｏ ニＪ： ッて、第６図（Ｂ）に示すように変動
する。ここに、Ｗｐ 、 Ｌｐ 、 Ｖ７ｐはＰチャン
ネルＭＯＳトランジスタＱｐのそれぞれゲート幅、ゲー
ト長、閾値電圧であり、ＷＨ、ＬＮ ｒ ＶｔＮはＮチ
ャンネルＭＯＳトランジスタＱＮのそれぞれゲート幅、
ゲート長、閾値電圧である。
上述した従来の入力回路は、電源電圧ＶＤ□において、
入力レベルが大きく変動するため、入力レベルの製品規
格を満足しうる製品の設計と製造条件を厳しく限定して
しまうという欠点を有する。
入力レベルが大きく変動するため、入力レベルの製品規
格を満足しうる製品の設計と製造条件を厳しく限定して
しまうという欠点を有する。
上述した従来の入力回路に対し、本発明は、Ｐチャンネ
ルＭＯＳトランジスタとＮチャンネルＭＯＳトランジス
タを、それぞれ電源・インバータの出力間とグランド・
インバータの出力間に付加し、電源電圧が中心値より“
Ｌ”のときにはＰチャンネルＭＯＳトランジスタ、また
電源電圧が中心値よりＨ’のときはＮチャンネルＭＯＳ
トランジスタを動作させるような構成とした。
ルＭＯＳトランジスタとＮチャンネルＭＯＳトランジス
タを、それぞれ電源・インバータの出力間とグランド・
インバータの出力間に付加し、電源電圧が中心値より“
Ｌ”のときにはＰチャンネルＭＯＳトランジスタ、また
電源電圧が中心値よりＨ’のときはＮチャンネルＭＯＳ
トランジスタを動作させるような構成とした。
本発明の入力回路は、入力インバータの出力と電源との
間に、第１．第２の２つのＰチャンネルＭＯＳトランジ
スタを直列接続した組を少なくとも一つ、また前記入力
インバータの出力とグランドとの間に、第１．第２の２
つのＮチャンネル間Ｏ３）ランジスタを直列接続した組
を少なくとも一つそれぞれ接続し、 前記第１のＰチャンネルＭＯＳトランジスタおよびＮチ
ャンネルＭＯＳトランジスタのゲートは前記入力インバ
ータの入力に接続され、前記第２のＰチャンネルＭＯ８
）ランジスタのゲートには、前記電源の電圧がその中心
値より低くなったときに低レベルとなる各組別の信号を
入力させ、 前記第２のＮチャンネルＭＯＳトランジスタのゲートに
は、前記電源の電圧がその中心値より高くなったときに
高レベルとなる各組別の信号を入力させるようにしたこ
とを特徴とする。
間に、第１．第２の２つのＰチャンネルＭＯＳトランジ
スタを直列接続した組を少なくとも一つ、また前記入力
インバータの出力とグランドとの間に、第１．第２の２
つのＮチャンネル間Ｏ３）ランジスタを直列接続した組
を少なくとも一つそれぞれ接続し、 前記第１のＰチャンネルＭＯＳトランジスタおよびＮチ
ャンネルＭＯＳトランジスタのゲートは前記入力インバ
ータの入力に接続され、前記第２のＰチャンネルＭＯ８
）ランジスタのゲートには、前記電源の電圧がその中心
値より低くなったときに低レベルとなる各組別の信号を
入力させ、 前記第２のＮチャンネルＭＯＳトランジスタのゲートに
は、前記電源の電圧がその中心値より高くなったときに
高レベルとなる各組別の信号を入力させるようにしたこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である＊ Ｑｌｌｌｌ Ｑ９
２１ＱｐｓはＰチャンネルＭＯＳトランジスタ、Ｑ ｎ
１ ＋Ｑ １１２＋ Ｑ１１３はＮチャンネル間Ｏ３
）ランジスタであるｅ Ｑｌｌｌｌ Ｑｐｔは従来の入
力回路と同形のインバータを構成するが、この出力Ｖ
ｏ ｕ ｔと電源との間にＱ １１２１ Ｑａｔが直列
接続され、また出力Ｖ。ａｔとグランドとの間にＱ ａ
２＋ Ｑａｓが直列接続されている。
２１ＱｐｓはＰチャンネルＭＯＳトランジスタ、Ｑ ｎ
１ ＋Ｑ １１２＋ Ｑ１１３はＮチャンネル間Ｏ３
）ランジスタであるｅ Ｑｌｌｌｌ Ｑｐｔは従来の入
力回路と同形のインバータを構成するが、この出力Ｖ
ｏ ｕ ｔと電源との間にＱ １１２１ Ｑａｔが直列
接続され、また出力Ｖ。ａｔとグランドとの間にＱ ａ
２＋ Ｑａｓが直列接続されている。
Ｑ ａ２＋ Ｑｐ２には入力端子からの入力ＶＩａが入
り、Ｑａｔには電源電圧ＶＤＤが５Ｖ（製品規格のセン
タ値）未満の時“Ｌ”となる信号が入り、Ｑａｓには電
源電圧ｖＤ０が５■を越えた時にＨ”となる信号が入る
ようにしている。
り、Ｑａｔには電源電圧ＶＤＤが５Ｖ（製品規格のセン
タ値）未満の時“Ｌ”となる信号が入り、Ｑａｓには電
源電圧ｖＤ０が５■を越えた時にＨ”となる信号が入る
ようにしている。
いま、製品規格のセンタを５ｖ、上限を５．５ｖ、下限
を４．５ｖとして説明する。
を４．５ｖとして説明する。
Ｑ ９１＋ Ｑ１１２１ Ｑ９３１ Ｑａｔが入力イン
バータとして動作する時、すなわちＶ ＤＤ＜ ５ Ｖ
の時で、Ｑ１１３がＯＦＦの時、これら各ＭＯＳトラン
ジスタのデイメンジョン設計を、４．７５Ｖ ＜ （（
規格のセンタ）＋（規格の下限）〕÷２）で、入力レベ
ルが製品規格ノセンタ（例えばＶ １Ｍ２．２ Ｖ 、
ＶＩＬｏ、８Ｖ規格ならば（２，２＋０．８ ） −
４−２＝１．５Ｖ）となるように設計する。
バータとして動作する時、すなわちＶ ＤＤ＜ ５ Ｖ
の時で、Ｑ１１３がＯＦＦの時、これら各ＭＯＳトラン
ジスタのデイメンジョン設計を、４．７５Ｖ ＜ （（
規格のセンタ）＋（規格の下限）〕÷２）で、入力レベ
ルが製品規格ノセンタ（例えばＶ １Ｍ２．２ Ｖ 、
ＶＩＬｏ、８Ｖ規格ならば（２，２＋０．８ ） −
４−２＝１．５Ｖ）となるように設計する。
また、Ｑ １１１＋ Ｑｏｔ＋ Ｑａ２＋ Ｑ！ｉｓが
入力インバータとして動作する時、すなわちＶ Ｄｏ＞
５ Ｖの時で、ＱｐｓがＯＦＦの時、これら各ＭＯＳ
）ランジスタのデイメンジョン設計を、５．２５Ｖ （
Ｃ（規格の上限）＋（規格のセンタ）〕÷２）で、入力
レベルが製品規格のセンタ値（前述と同じ）となるよう
に設計すれば、Ｑ ｆｉ３＋ Ｑ１１３によってＮチャ
ンネルＭＯ８）ランジスタ、ＰチャンネルＭ ＯＳ ）
−ランジスタの実質的なＷ（ゲート幅）を切りがえるこ
とができ、入力レベルを制御することができる。
入力インバータとして動作する時、すなわちＶ Ｄｏ＞
５ Ｖの時で、ＱｐｓがＯＦＦの時、これら各ＭＯＳ
）ランジスタのデイメンジョン設計を、５．２５Ｖ （
Ｃ（規格の上限）＋（規格のセンタ）〕÷２）で、入力
レベルが製品規格のセンタ値（前述と同じ）となるよう
に設計すれば、Ｑ ｆｉ３＋ Ｑ１１３によってＮチャ
ンネルＭＯ８）ランジスタ、ＰチャンネルＭ ＯＳ ）
−ランジスタの実質的なＷ（ゲート幅）を切りがえるこ
とができ、入力レベルを制御することができる。
この結果、入力レベルの電源電圧■ＤＤに対する変動は
、第２図に示す如く、従来技術による（−点鎖線で示す
）、場合に対して半減することになる。
、第２図に示す如く、従来技術による（−点鎖線で示す
）、場合に対して半減することになる。
第３図は本発明の第２の実施例の回路図である。
図において、Ｑ ９４＋ Ｑｐ５＋ Ｑｐ６＋ Ｑ１１
７１ Ｑ９ｇはＰチャンネルＭＯ８）ランジスタ、Ｑ−
４，Ｑ！１５． Ｑｎ６＋ Ｑｎ７＋ Ｑａ８はＮチャ
ンネルＭＯＳトランジスタを示し、電源電圧ｖＤＤの製
品規格は４．５Ｖ〜５．５■とする。
７１ Ｑ９ｇはＰチャンネルＭＯ８）ランジスタ、Ｑ−
４，Ｑ！１５． Ｑｎ６＋ Ｑｎ７＋ Ｑａ８はＮチャ
ンネルＭＯＳトランジスタを示し、電源電圧ｖＤＤの製
品規格は４．５Ｖ〜５．５■とする。
本実施例は第１の実施例に対し、出力Ｖ。ａｔに、縦づ
みのＮチャンネルＭＯＳトランジスタとＰチャンネルＭ
ＯＳ）ランジスタを接続したもので１、： ｈ ラ（’
） Ｍ ＯＳ ドア ’／ジス９ Ｇ：： ハ、Ｖ ｏ
ｏ＞ ５．２５Ｖの時“Ｈ”にする信号と、Ｖ ｏｏ＜
４．７５Ｖの時“Ｌ”となる信号がそれぞれ入力する
。
みのＮチャンネルＭＯＳトランジスタとＰチャンネルＭ
ＯＳ）ランジスタを接続したもので１、： ｈ ラ（’
） Ｍ ＯＳ ドア ’／ジス９ Ｇ：： ハ、Ｖ ｏ
ｏ＞ ５．２５Ｖの時“Ｈ”にする信号と、Ｖ ｏｏ＜
４．７５Ｖの時“Ｌ”となる信号がそれぞれ入力する
。
基本的な考え方は第１の実施例と同様であるが、電源電
圧ＶＤＤの変動に対して入力する信号をより細分化する
ことによって、入力レベルの対電源電圧変動を更に半減
させている、 具体的ニハ、Ｖ ＤＤ＝ ４．６２５ＶテＱ Ｉｌａ、
Ｑ ｐ４． Ｑ −５゜Ｑ −ｃ、、 Ｑ −７，Ｑ
−ｔｓｃ入カシカレベルンタ（１，５ｖ）トなるように
デイメンジョン設計し、Ｖ ＤＤ＝ ４．８７５ＶでＱ
ｎ４＋ Ｑｌ＋４１ ＱＧ１５１ Ｑｐ６で入力レベ
ルがセンタ（１，５Ｖ）となるようにデイメンジョン設
計し、ＶＤＤ＝５．１２５ＶでＱｎ４．ＱＩ＋５． Ｑ
＋＋ｂとＱｌ１４で入力レベルがセンタ（１，５Ｖ）と
なるようにデイメンジョン設計し、Ｖ ＤＤ＝ ５．３
７５でＱ ｎ４＋ Ｑ１１！１ Ｑ１１６１ Ｑ１１７
１Ｑｆｉｓ、Ｑｐ４で入力レベルがセンタ（１，５Ｖ）
となるようにデイメンジョン設計すればよい。
圧ＶＤＤの変動に対して入力する信号をより細分化する
ことによって、入力レベルの対電源電圧変動を更に半減
させている、 具体的ニハ、Ｖ ＤＤ＝ ４．６２５ＶテＱ Ｉｌａ、
Ｑ ｐ４． Ｑ −５゜Ｑ −ｃ、、 Ｑ −７，Ｑ
−ｔｓｃ入カシカレベルンタ（１，５ｖ）トなるように
デイメンジョン設計し、Ｖ ＤＤ＝ ４．８７５ＶでＱ
ｎ４＋ Ｑｌ＋４１ ＱＧ１５１ Ｑｐ６で入力レベ
ルがセンタ（１，５Ｖ）となるようにデイメンジョン設
計し、ＶＤＤ＝５．１２５ＶでＱｎ４．ＱＩ＋５． Ｑ
＋＋ｂとＱｌ１４で入力レベルがセンタ（１，５Ｖ）と
なるようにデイメンジョン設計し、Ｖ ＤＤ＝ ５．３
７５でＱ ｎ４＋ Ｑ１１！１ Ｑ１１６１ Ｑ１１７
１Ｑｆｉｓ、Ｑｐ４で入力レベルがセンタ（１，５Ｖ）
となるようにデイメンジョン設計すればよい。
以上説明したように本発明は、入力インバータに並列に
、対電源電圧変動補償回路を設けることにより、電源電
圧の変動による入力レベルの変動を低減することができ
、これにより、設計マージン及び製造マージンが広がる
という効果がある。
、対電源電圧変動補償回路を設けることにより、電源電
圧の変動による入力レベルの変動を低減することができ
、これにより、設計マージン及び製造マージンが広がる
という効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
の実施例の電気的特性を示す図、第３図は第２の実施例
の回路図、第４図は第２の実施例の電気的特性を示す図
、第５図は従来例の回路図、第６図は本従来例の電気的
特性を示す図である。 Ｑ ｆｌｉｔ Ｑａ２＋ Ｑａ３＋ Ｑａ４＋ Ｑａ５
＋ Ｑｎａ＋ Ｑｎ７゜Ｑ−ｇ、Ｑ−・・・Ｎチャンネ
ルＭＯＳトランジスタ、Ｑ ｐｌ＋ Ｑｐｚ、Ｑｐｓ＋
Ｑ９４！ Ｑｐｓ、 Ｑｐ６＋ Ｑｐ７＋Ｑ １１８
＋ Ｑｐ・・・ＰチャンネルＭＯＳトランジスタ。
の実施例の電気的特性を示す図、第３図は第２の実施例
の回路図、第４図は第２の実施例の電気的特性を示す図
、第５図は従来例の回路図、第６図は本従来例の電気的
特性を示す図である。 Ｑ ｆｌｉｔ Ｑａ２＋ Ｑａ３＋ Ｑａ４＋ Ｑａ５
＋ Ｑｎａ＋ Ｑｎ７゜Ｑ−ｇ、Ｑ−・・・Ｎチャンネ
ルＭＯＳトランジスタ、Ｑ ｐｌ＋ Ｑｐｚ、Ｑｐｓ＋
Ｑ９４！ Ｑｐｓ、 Ｑｐ６＋ Ｑｐ７＋Ｑ １１８
＋ Ｑｐ・・・ＰチャンネルＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 入力インバータの出力と電源との間に、第１、第２の２
つのＰチャンネルＭＯＳトランジスタを直列接続した組
を少なくとも一つ、また前記入力インバータの出力とグ
ランドとの間に、第１、第２の２つのＮチャンネルＭＯ
Ｓトランジスタを直列接続した組を少なくとも一つそれ
ぞれ接続し、前記第１のＰチャンネルＭＯＳトランジス
タおよびＮチャンネルＭＯＳトランジスタのゲートは前
記入力インバータの入力に接続され、 前記第２のＰチャンネルＭＯＳトランジスタのゲートに
は、前記電源の電圧がその中心値より低くなったときに
低レベルとなる各組別の信号を入力させ、 前記第２のＮチャンネルＭＯＳトランジスタのゲートに
は、前記電源の電圧がその中心値より高くなったときに
高レベルとなる各組別の信号を入力させるようにしたこ
とを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116595A JPH01286619A (ja) | 1988-05-13 | 1988-05-13 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116595A JPH01286619A (ja) | 1988-05-13 | 1988-05-13 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286619A true JPH01286619A (ja) | 1989-11-17 |
Family
ID=14691034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116595A Pending JPH01286619A (ja) | 1988-05-13 | 1988-05-13 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286619A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2647608A1 (fr) * | 1989-05-27 | 1990-11-30 | Samsung Electronics Co Ltd | Circuit separateur d'entree cmos |
| EP0444683A2 (en) * | 1990-03-02 | 1991-09-04 | Nec Corporation | Semiconductor circuit device with input threshold value correction circuit |
| JPH07235869A (ja) * | 1993-12-18 | 1995-09-05 | Samsung Electron Co Ltd | 入力バッファ |
| EP1742364A3 (en) * | 2005-06-30 | 2008-12-31 | STMicroelectronics Pvt. Ltd | An improved input buffer for CMOS integrated circuits |
-
1988
- 1988-05-13 JP JP63116595A patent/JPH01286619A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2647608A1 (fr) * | 1989-05-27 | 1990-11-30 | Samsung Electronics Co Ltd | Circuit separateur d'entree cmos |
| NL8902048A (nl) * | 1989-05-27 | 1990-12-17 | Samsung Electronics Co Ltd | Cmos ingangsbuffercircuit. |
| EP0444683A2 (en) * | 1990-03-02 | 1991-09-04 | Nec Corporation | Semiconductor circuit device with input threshold value correction circuit |
| JPH07235869A (ja) * | 1993-12-18 | 1995-09-05 | Samsung Electron Co Ltd | 入力バッファ |
| EP1742364A3 (en) * | 2005-06-30 | 2008-12-31 | STMicroelectronics Pvt. Ltd | An improved input buffer for CMOS integrated circuits |
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