JPH04340807A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04340807A JPH04340807A JP3112048A JP11204891A JPH04340807A JP H04340807 A JPH04340807 A JP H04340807A JP 3112048 A JP3112048 A JP 3112048A JP 11204891 A JP11204891 A JP 11204891A JP H04340807 A JPH04340807 A JP H04340807A
- Authority
- JP
- Japan
- Prior art keywords
- internal
- semiconductor integrated
- integrated circuit
- capacitors
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関する
。
。
【０００２】
【従来の技術】従来の半導体集積回路の遅延回路は、信
号線にコンデンサを接続し、信号線の容量値を増やすこ
とにより、実現されている。
号線にコンデンサを接続し、信号線の容量値を増やすこ
とにより、実現されている。
【０００３】従来の半導体集積回路での遅延回路の一例
を、図３に示す。
を、図３に示す。
【０００４】図３において、本遅延回路は、ゲート素子
等の内部ブロック１，２と、内部端子３，４と、内部信
号線５と、コンデンサＣ１〜Ｃｎとを備えている。
等の内部ブロック１，２と、内部端子３，４と、内部信
号線５と、コンデンサＣ１〜Ｃｎとを備えている。
【０００５】まず、内部端子３に伝達された内部信号は
、ゲート素子等の内部ブロック１につながる内部信号線
５の抵抗分とコンデンサＣ１〜Ｃｎとの総和による容量
分により、遅れを生じ、ゲート素子等の内部ブロック２
を伝わり、内部端子４への至るものである。
、ゲート素子等の内部ブロック１につながる内部信号線
５の抵抗分とコンデンサＣ１〜Ｃｎとの総和による容量
分により、遅れを生じ、ゲート素子等の内部ブロック２
を伝わり、内部端子４への至るものである。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
の遅延回路では、内部信号線５の容量分が、あらかじめ
作り込まれたコンデンサＣ１〜Ｃｎの容量値によって決
まってしまうため、製造上のバラツキにより期待してい
た容量値にならず、要求された遅れ時間にならない場合
や、製造後内部信号の遅れ時間を変える必要が生じた場
合には再度作りなおしをしなければならないという問題
点があった。
の遅延回路では、内部信号線５の容量分が、あらかじめ
作り込まれたコンデンサＣ１〜Ｃｎの容量値によって決
まってしまうため、製造上のバラツキにより期待してい
た容量値にならず、要求された遅れ時間にならない場合
や、製造後内部信号の遅れ時間を変える必要が生じた場
合には再度作りなおしをしなければならないという問題
点があった。
【０００７】そこで、本発明の目的は、以上の問題点を
解消して、内部信号線の容量を変えることのできるよう
にした半導体集積回路を提供することにある。
解消して、内部信号線の容量を変えることのできるよう
にした半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、内部信号線と電源との間に接続されたスイッ
チング素子とコンデンサとの直列回路と、前記スイッチ
ング素子のオン／オフを制御する制御手段とを備えてい
ることを特徴とする。
の構成は、内部信号線と電源との間に接続されたスイッ
チング素子とコンデンサとの直列回路と、前記スイッチ
ング素子のオン／オフを制御する制御手段とを備えてい
ることを特徴とする。
【０００９】
【実施例】図１は本発明の第１の実施例の半導体集積回
路を示す回路図である。
路を示す回路図である。
【００１０】図１において、本実施例は、ゲート素子等
の内部ブロック１，２と、内部端子３，４と、内部信号
線５と、ｎ型ＭＯＳトランジスタＴｒ１〜Ｔｒｎと、コ
ンデンサＣ１〜Ｃｎと、外部端子Ｉ１〜Ｉｎとを備えて
いる。
の内部ブロック１，２と、内部端子３，４と、内部信号
線５と、ｎ型ＭＯＳトランジスタＴｒ１〜Ｔｒｎと、コ
ンデンサＣ１〜Ｃｎと、外部端子Ｉ１〜Ｉｎとを備えて
いる。
【００１１】次に、本実施例の半導体集積回路の基本動
作を説明する。内部端子３から入力された信号は、ゲー
ト素子等の内部ブロック１の出力につながる内部信号線
５の抵抗分と容量分とにより遅れを生じ、ゲート素子等
の内部ブロック２に伝達される。
作を説明する。内部端子３から入力された信号は、ゲー
ト素子等の内部ブロック１の出力につながる内部信号線
５の抵抗分と容量分とにより遅れを生じ、ゲート素子等
の内部ブロック２に伝達される。
【００１２】その内部信号線５の容量分は、あらかじめ
外部端子Ｉ１〜Ｉｎに高（Ｈｉ）レベルもしくは低（Ｌ
ｏｗ）レベルを入力しておくことにより、ｎ形トランジ
スタＴｒ１〜ＴｒｎはＯＮ／ＯＦＦの制御がなされ、コ
ンデンサＣ１〜Ｃｎ中で、ＯＮになったトランジスタに
つながるコンデンサの容量値の総和となる。このように
、外部端子Ｉ１〜Ｉｎに任意のＨｉ，Ｌｏｗ信号を印加
することにより、内部信号線５につながる容量値を変化
させることができ、遅れ時間をかえることができること
になる。
外部端子Ｉ１〜Ｉｎに高（Ｈｉ）レベルもしくは低（Ｌ
ｏｗ）レベルを入力しておくことにより、ｎ形トランジ
スタＴｒ１〜ＴｒｎはＯＮ／ＯＦＦの制御がなされ、コ
ンデンサＣ１〜Ｃｎ中で、ＯＮになったトランジスタに
つながるコンデンサの容量値の総和となる。このように
、外部端子Ｉ１〜Ｉｎに任意のＨｉ，Ｌｏｗ信号を印加
することにより、内部信号線５につながる容量値を変化
させることができ、遅れ時間をかえることができること
になる。
【００１３】図２は、本発明の第２の実施例の半導体集
積回路を示す回路図である。
積回路を示す回路図である。
【００１４】図２において、本実施例は、ゲート素子等
の内部ブロック１，２と、内部端子３，４と、内部信号
線５と、ｎ形ＭＯＳトランジスタＴｒ１〜Ｔｒｎと、コ
ンデンサＣ１〜Ｃｎと、外部端子Ｉ１１，Ｉ１２と、Ｄ
型フリップフロップＦＦ１〜ＦＦｎとを備えている。
の内部ブロック１，２と、内部端子３，４と、内部信号
線５と、ｎ形ＭＯＳトランジスタＴｒ１〜Ｔｒｎと、コ
ンデンサＣ１〜Ｃｎと、外部端子Ｉ１１，Ｉ１２と、Ｄ
型フリップフロップＦＦ１〜ＦＦｎとを備えている。
【００１５】次に、この半導体集積回路の動作を説明す
る。基本動作は図１の場合と同じである。まず、外部端
子Ｉ１１とＩ１２より、シフトレジスタ構成のフリップ
フロップＦＦ１〜ＦＦｎに対してＨｉもしくはＬｏｗレ
ベルのデータを設定すると、内部信号線５につながる容
量値は、Ｈｉレベルのデータを設定されたＤ型フリップ
フロップにつながるトランジスタと対になっているコン
デンサＣ１〜Ｃｎの和で表わされる。
る。基本動作は図１の場合と同じである。まず、外部端
子Ｉ１１とＩ１２より、シフトレジスタ構成のフリップ
フロップＦＦ１〜ＦＦｎに対してＨｉもしくはＬｏｗレ
ベルのデータを設定すると、内部信号線５につながる容
量値は、Ｈｉレベルのデータを設定されたＤ型フリップ
フロップにつながるトランジスタと対になっているコン
デンサＣ１〜Ｃｎの和で表わされる。
【００１６】このように、フリップフロップＦＦ１〜Ｆ
Ｆｎに値を設定することにより、内部信号線５の容量値
を変えることができ、なおかつｎ個のトランジスタのＯ
Ｎ，ＯＦＦの制御がわずか２本の外部端子で可能になる
という効果がある。
Ｆｎに値を設定することにより、内部信号線５の容量値
を変えることができ、なおかつｎ個のトランジスタのＯ
Ｎ，ＯＦＦの制御がわずか２本の外部端子で可能になる
という効果がある。
【００１７】以上の説明においては、トランジスタとし
てＮ形ＭＯＳトランジスタを使用するものとしたが、こ
れに限られることはなく、Ｐ形ＭＯＳトランジスタでも
バイポーラトランジスタでも同様の効果が得られる。
てＮ形ＭＯＳトランジスタを使用するものとしたが、こ
れに限られることはなく、Ｐ形ＭＯＳトランジスタでも
バイポーラトランジスタでも同様の効果が得られる。
【００１８】
【発明の効果】以上の説明で明らかな如く、本発明の半
導体集積回路では、特に内部信号線に接続されるコンデ
ンサをｎ種類用意した場合には、内部信号線の容量を２
のｎ乗通りに変えることができ、コンデンサの製造上の
バラツキにより期待された遅れ時間を満足しない場合や
遅れ時間を当初の計画より変えたい場合に、直ちに外部
信号により内部信号線の容量を変えることができ、遅れ
時間の補正ができるという効果を有する。
導体集積回路では、特に内部信号線に接続されるコンデ
ンサをｎ種類用意した場合には、内部信号線の容量を２
のｎ乗通りに変えることができ、コンデンサの製造上の
バラツキにより期待された遅れ時間を満足しない場合や
遅れ時間を当初の計画より変えたい場合に、直ちに外部
信号により内部信号線の容量を変えることができ、遅れ
時間の補正ができるという効果を有する。
【図１】本発明の第１の実施例の半導体集積回路を示す
回路図である。
回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の遅延回路の回路図である。
１，２ ゲート素子等の内部ブロック３，４
内部端子 ５ 内部信号線 Ｃ１〜Ｃｎ コンデンサ
内部端子 ５ 内部信号線 Ｃ１〜Ｃｎ コンデンサ
Claims (1)
- 【請求項１】 内部信号線と電源との間に接続された
スイッチング素子とコンデンサとの直列回路と、前記ス
イッチング素子のオン／オフを制御する制御手段とを備
えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112048A JPH04340807A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112048A JPH04340807A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340807A true JPH04340807A (ja) | 1992-11-27 |
Family
ID=14576720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112048A Pending JPH04340807A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340807A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501307B1 (en) * | 2001-11-12 | 2002-12-31 | Pericom Semiconductor Corp. | Spread-spectrum clock buffer/driver that modulates clock period by switching loads |
-
1991
- 1991-05-17 JP JP3112048A patent/JPH04340807A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501307B1 (en) * | 2001-11-12 | 2002-12-31 | Pericom Semiconductor Corp. | Spread-spectrum clock buffer/driver that modulates clock period by switching loads |
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