JPS6054685B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、クロックパルス発生回路に関し、特にモノ
リシック集積回路に構成されたディジタル制御回路にお
けるクロックパルス発生回路であつて、モノリシック集
積回路の外付抵抗等を介した電圧信号て発振周波数が制
御される発振回路を内蔵するものを対象とする。

ディジタル制御回路の動作チェックのために、試験装置
と、被試験品であるディジタル制御装置との同期をとる
必要がある。

すなわち、これらのディジタル制御装置（試検装置及び
被試験装置）は、タイミングパルス（クロックパルス）
により動作を行なうものであるため、これらの装置間に
おいて直接信号のやりとりを行なう場合、同一のタイミ
ングパルスで動作させる必要があるからである。ところ
で、電子式卓上計算機等のように、発振回路を内蔵する
モノリシック集積回路て構成されたディジタル制御装置
においては、上記試験のためのクロック入力用端子を余
分に必要とするものであり、これにより、外付端子の増
大によるパッケージの大型化、集積密度の低下、及び信
頼性の低下はまぬがれなかつた。

この発明は、上記問題を解決するためなされたもので、
その目的とするところは、試験用の外付端子の削減を図
つたクロックパルス発生回路を提供することにある。

この発明の一実施例は、モノリシック集積回路に内蔵さ
れる発振回路が、その周波数安定化のために必要とする
外付抵抗用端子を有するディジタル制御回路において、
この外付端子を利用して、動作試験用のクロックパルス
の切り換えを行なおうとするものである。

以下、実施例により、この発明を具体的に説明する。

３ 第１図は、この発明の一実施例を示す回路図である
。

１は、モノリシック集積回路を示すものであり、以下に
説明する回路を含むディジタル制御」、、−路を内蔵す
るものである。

２は、発振回路であり、負荷をデイプレツシヨン型ＭＩ
ＳＦＥＴ（絶縁ゲート型電界効果トランジスタ、以下同
じ・・・・・・Ｑ５、Ｑ８及びＱ、、）とし、駆動ＭＩ
ＳＦＥＴをエンハンスメント型ＭＩＳＦＥＴＱ６，Ｑ，
及びＱｌ２とするインバータ回路Ｑ５，Ｑ６、Ｑ８，Ｑ
，及びＱｌｌ，Ｑｌ２をデイプレツシヨン型ＭＩＳＦＥ
ＴＱ７，ＱｌＯ及び抵抗Ｒ１を介して、リング状に縦続
接続して構成される。

３は、補正回路であり、エンハンスメント型ＭｌＳＦＥ
ＴＱｌ，Ｑ２による分圧回路と、この分圧出力電圧で制
御されるエンハンスメント型ＭＩＳＦＥＴＱ３と、この
ＭＩＳＦＥ′ＩＱ３に並列接続されたデイプレツシヨン
型ＭＩＳＦＥＴＱ４であって、ソース・ゲート間を接続
したものとにより構成され、この並列ＭＩＳＦＥＴＱ３
，Ｑ４と直列接続される外付抵抗Ｒとにより、上記発振
回路を構成するＭＩＳＦＥＴの製造上の特性のバラツキ
、及び温度変化、電圧変動等による動作点の変動を補正
し、発振周波数の安定化を図ろうとするものである。

すなわち、上記外付抵抗Ｒと並列ＭＩＳＦＥＴＱ３，Ｑ
４とによる分圧電圧出力により、発振回路の負荷ＭＩＳ
ＦＥＴＱ５，Ｑ８及び、次段の入力容量９９，Ｑ１。

のゲート容量に対して直列に挿入されるＭＩＳＦＥＴＱ
７，ＱｌＯの動作抵抗を制御することにより、発振周波
数を規定するところのＣＲ時定数とロジックスレッショ
ルドとの関係を略一定に保つように制御するものである
。この実施例においては、この抵抗Ｒ接続用端子Ｐを入
力とするインバータ回路１Ｎ１このインバータ出力で制
御されるラッチ回路４及び、このラッチ出力により、上
記インバータ回路１Ｎを介して外付ピンＰから入力され
る試験装置からのパルス信号と、上記発振回路２で形成
されるパルス信号とを切り換えて、例えば２相のクロッ
クパルスφ１，φ２を形成するための分周回路６に伝送
するゲート回路５を付加するものてある。

このゲート切り換えを、上記外付ピンからのパルス信号
で制御するため、ラッチ回路４は、パルス信号が入力さ
れるまでの間、所定の値（ゲート回路が発振回路からの
パルスを選択する値）に安定するものであり、このため
、電源投入時のオートクリア信号ＡＣＬをリセット入力
としている。

この回路の動作は、第２図に示す波形図を参照して説明
する。この動作説明にあたり、ＭＩＳＦＥＴはＰチャン
ネル型ＭＩＳＦＥＴとし、そのため電源電圧は負の電圧
−ＶＤＤを用い、この負の電圧レベルを゜゜１゛とする
負論理により説明する。

このクロックパルス発生回路内蔵するディジタル制御回
路を試験装置により動作試験を行なう場合、上記抵抗端
子Ｐには、試験装置からのパルス信号を直接に、又は抵
抗を介して印加するものとするが、試験開始前は電源電
圧−ＶＤＤレベルに設定しておくものである。

電源投入により、電源電圧端子−ＶＤＯは負の電圧とな
り、これと同時又はそれ以前に抵抗端子Ｐ”は負の電圧
を印加する。

したがつて、電源投入により、これらの回路が動作する
とき抵抗端子Ｐは論理レベルが“゜１゛となり、インバ
ータ回路１Ｎを介したラッチ回路４のセット入力は“６
０゛であるため、このラッチ回路４は、オートクリア信
号ＡＣＬによりその出力Ｑを゜゜０゛とする。

このラッチ出力（゜゜０゛）を制御信号とするゲート回
路５を構成するＡＮＡ回路Ｇ２は、他方の入力に無関係
にその出力を“゜０゛とし、一方ＮＯＲ回路Ｇ１は、発
振回路の出力の反転信号を出力する。

このため、分周回路６には、発振回路２からのパルス信
号に基づいて、クロックパルスφ１，φ２を形成する。
この動作は、上記抵抗端子Ｐに抵抗Ｒを接続して電源電
圧−ＶＤＤを印加する通常のディジタル制御回路の動作
、すなわち、内蔵する発振回路路に基づいてクロックパ
ルスを形成する動作と同一てある。次に、試験装置から
パルス信号を印加すると、その最初の４６０らレベルに
より、ラッチ回路４が反転し、その出力Ｑを゛゜１゛に
セットする。

これにより、ゲート回路５を構成するＮＯＲ回路Ｇ１は
、発振回路２からの信号に無関係に゜“０゛を出力する
ものとなり、一方、ＡＮＤ回路Ｇ２は、インバータ回路
■Ｎを介した試験装置からのパルス信号を出力し、ＮＯ
Ｒ回路Ｇ３を介して分周回路６に、上記試験装置からの
パルス信号（Ｐ入力）を印加する。なお、上記ラッチ出
力Ｑを用いて、それまで発振回路２からのパルスで動作
していた分周回路６を一旦リセットするため、分周回路
６は、試験装置と同一周波数で、かつ位相の合致したク
ロックパルスφ１，φ２を形成することとなる。

これにより、試験装置と被試験品であるディジタル制御
回路は、そのタイミングパルスの同期をとることができ
、直接信号のやりとりが可能となる。

この実施例回路によれば、発振回路の周波数安定化のた
めに必要とする端子を利用して、上記両装置の同期をと
ることができるため、ディジタル制御回路における周期
端子及ひクロック入力端子の削減が図られる。

この外付ピンの削減により、パッケージの小型化、集積
度の向上、及び信頼性の向上が図られることの他、削減
した外付ピンを利用してのディジタル制御回路の機能の
拡大が図られる。

この発明は、前記実施例に限定されず、発振回路の構成
、及び補正回路の構成は、種々変形できることの他、ゲ
ート回路５は、その論理レベルの選び方により、ＮＡＮ
Ｄ回路と０Ｒ回路の組合せ等種々変形できる。

また、これらの回路を構成するＭＩＳＦＥＴは、ｎチャ
ンネル型ＭＩＳＦＥＴあるいは、Ｃ−ＭＯＳ回路等何ん
であつてもよい。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作波形図である。 １・・・・・・モノリシック集積回路、２・・・・・・
発振回路、３・・・・・・補正回路、４・・・・・・ラ
ッチ回路、５・・・・・・ゲート回路、６・・・・・・
分周回路。

Claims (1)

【特許請求の範囲】
1. １ （ａ）外部端子を介して印加される電圧信号で発振
   周波数が制御される発振回路と（ｂ）上記外部端子に供
   給されるクロック・パルスに基づいて形成される第１の
   パルス又は上記発振回路の出力に基づいて形成される第
   ２のパルスが入力される分周回路と（ｃ）上記外部端子
   に上記クロック・パルスが供給されたときはこれに応答
   して上記第１のパルスを上記分周回路に入力するための
   選択回路を有することを特徴とする半導体集積回路装置
   。