JPS62529B2 - - Google Patents
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- JPS62529B2 JPS62529B2 JP60118840A JP11884085A JPS62529B2 JP S62529 B2 JPS62529 B2 JP S62529B2 JP 60118840 A JP60118840 A JP 60118840A JP 11884085 A JP11884085 A JP 11884085A JP S62529 B2 JPS62529 B2 JP S62529B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse signal
- oscillation
- misfet
- output
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- Expired
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- 230000010355 oscillation Effects 0.000 claims description 22
- 238000001514 detection method Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000012360 testing method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、クロツクパルス発生回路に関し、
特にモノリシツク集積回路に構成されたデイジタ
ル制御回路におけるクロツクパルス発生回路であ
つて、モノリシツク集積回路の外付抵抗を介した
電圧信号で発振周波数が制御される発振回路を内
蔵するものを対象とする。
特にモノリシツク集積回路に構成されたデイジタ
ル制御回路におけるクロツクパルス発生回路であ
つて、モノリシツク集積回路の外付抵抗を介した
電圧信号で発振周波数が制御される発振回路を内
蔵するものを対象とする。
デイジタル制御回路の動作チエツクのために、
試験装置と、被試験品であるデイジタル制御装置
との同期をとる必要がある。すなわち、これらの
デイジタル制御装置（試験装置及び被試験装置）
は、タイミングパルス（クロツクパルス）により
動作を行なうものであるため、これらの装置間に
おいて直接信号のやりとりを行なう場合、同一の
タイミングパルスで動作させる必要があるからで
ある。
試験装置と、被試験品であるデイジタル制御装置
との同期をとる必要がある。すなわち、これらの
デイジタル制御装置（試験装置及び被試験装置）
は、タイミングパルス（クロツクパルス）により
動作を行なうものであるため、これらの装置間に
おいて直接信号のやりとりを行なう場合、同一の
タイミングパルスで動作させる必要があるからで
ある。
ところで、電子式卓上計算機等のように、発振
回路を内蔵するモノリシツク集積回路で構成され
たデイジタル制御装置においては、上記試験のた
めのクロツク入力用端子を余分に必要とするもの
であり、これにより、外付端子の増大によるパツ
ケージの大型化、集積密度の低下、及び信頼性の
低下はまぬがれなかつた。
回路を内蔵するモノリシツク集積回路で構成され
たデイジタル制御装置においては、上記試験のた
めのクロツク入力用端子を余分に必要とするもの
であり、これにより、外付端子の増大によるパツ
ケージの大型化、集積密度の低下、及び信頼性の
低下はまぬがれなかつた。
この発明の目的は、外部端子の大幅な増加を防
ぐことが可能な半導体集積回路装置を提供するこ
とにある。
ぐことが可能な半導体集積回路装置を提供するこ
とにある。
この発明は、発振回路と、外部端子へのクロツ
クパルスの供給の有無を検出する検出手段と、上
記発振回路の出力に基づいて形成される第１のパ
ルス信号と、上記外部端子へ供給されるクロツク
パルスに基づいて形成される第２のパルス信号と
を受けるようにされた選択回路と、上記選択回路
の出力信号を受ける分周回路とを含み、上記外部
端子にクロツクパルスが供給されているとき、上
記選択回路は上記第２のパルス信号を上記分周回
路に伝えるように上記検出手段によつて制御せし
められることを特徴とする半導体集積回路装置に
ある。
クパルスの供給の有無を検出する検出手段と、上
記発振回路の出力に基づいて形成される第１のパ
ルス信号と、上記外部端子へ供給されるクロツク
パルスに基づいて形成される第２のパルス信号と
を受けるようにされた選択回路と、上記選択回路
の出力信号を受ける分周回路とを含み、上記外部
端子にクロツクパルスが供給されているとき、上
記選択回路は上記第２のパルス信号を上記分周回
路に伝えるように上記検出手段によつて制御せし
められることを特徴とする半導体集積回路装置に
ある。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示す回路図で
ある。
ある。
１は、モノリシツク集積回路を示すものであ
り、以下に説明する回路を含むデイジタル制御回
路を内蔵するものである。
り、以下に説明する回路を含むデイジタル制御回
路を内蔵するものである。
２は、発振回路であり、負荷をデイプレツシヨ
ン型MISFET（絶縁ゲート型電界効果トランジ
スタ、以下同じ……Q5，Q8及びQ11）とし、駆動
MISFETをエンハンスメント型MISFET Q5，Q9
及びQ12とするインバータ回路Q5，Q6、Q8，Q9
及びQ11，Q12をデイプレツシヨン型MISFET
Q7，Q10及び抵抗R1を介して、リング状に縦続接
続して構成される。
ン型MISFET（絶縁ゲート型電界効果トランジ
スタ、以下同じ……Q5，Q8及びQ11）とし、駆動
MISFETをエンハンスメント型MISFET Q5，Q9
及びQ12とするインバータ回路Q5，Q6、Q8，Q9
及びQ11，Q12をデイプレツシヨン型MISFET
Q7，Q10及び抵抗R1を介して、リング状に縦続接
続して構成される。
３は、補正回路であり、エンハンスメント型
MISFET Q1，Q2による分圧回路と、この分圧出
力電圧で制御されるエンハンスメント型
MISFET Q3と、このMISFET Q3に並列接続さ
れたデイプレツシヨン型MISFET Q4であつて、
ソース・ゲート間を接続したものとにより構成さ
れ、この並列MISFET Q3，Q4と直列接続される
外付抵抗Ｒとにより、上記発振回路を構成する
MISFETの製造上の特性のバラツキ、及び温度
変化、電圧変動等による動作の変動を補正し、発
振周波数の安定化を図ろうとするものである。
MISFET Q1，Q2による分圧回路と、この分圧出
力電圧で制御されるエンハンスメント型
MISFET Q3と、このMISFET Q3に並列接続さ
れたデイプレツシヨン型MISFET Q4であつて、
ソース・ゲート間を接続したものとにより構成さ
れ、この並列MISFET Q3，Q4と直列接続される
外付抵抗Ｒとにより、上記発振回路を構成する
MISFETの製造上の特性のバラツキ、及び温度
変化、電圧変動等による動作の変動を補正し、発
振周波数の安定化を図ろうとするものである。
すなわち、上記外付抵抗Ｒと並列MISFET
Q3，Q4とによる分圧電圧出力により、発振回路
の負荷MISFET Q5，Q8及び、次段の入力容量
（Q9，Q12のゲート容量）に対して直列に挿入さ
れるMISFET Q7，Q10の動作抵抗を制御するこ
とにより、発振周波数を規定するところのCR時
定数とロジツクスレツシヨルドとの関係を略一定
に保つように制御するものである。
Q3，Q4とによる分圧電圧出力により、発振回路
の負荷MISFET Q5，Q8及び、次段の入力容量
（Q9，Q12のゲート容量）に対して直列に挿入さ
れるMISFET Q7，Q10の動作抵抗を制御するこ
とにより、発振周波数を規定するところのCR時
定数とロジツクスレツシヨルドとの関係を略一定
に保つように制御するものである。
この実施例においては、この抵抗Ｒ接続用端子
Ｐを入力とするインバータ回路IN、このインバ
ータ出力で制御されるラツチ回路４及び、このラ
ツチ出力により、上記インバータ回路INを介し
て外付ピンＰから入力される試験装置からのパル
ス信号と、上記発振回路２で形成されるパルス信
号とを切り換えて、例えば２相のクロツクパルス
φ１，φ２を形成するための分周回路６に伝送す
るゲート回路５を付加するものである。
Ｐを入力とするインバータ回路IN、このインバ
ータ出力で制御されるラツチ回路４及び、このラ
ツチ出力により、上記インバータ回路INを介し
て外付ピンＰから入力される試験装置からのパル
ス信号と、上記発振回路２で形成されるパルス信
号とを切り換えて、例えば２相のクロツクパルス
φ１，φ２を形成するための分周回路６に伝送す
るゲート回路５を付加するものである。
このゲート切り換えを、上記外付ピンからのパ
ルス信号で制御するため、ラツチ回路４は、パル
ス信号が入力されるまでの間、所定の値（ゲート
回路が発振回路からのパルスを選択する値）に安
定するものであり、このため、電源投入時のオー
トクリア信号ACLをリセツト入力としている。
ルス信号で制御するため、ラツチ回路４は、パル
ス信号が入力されるまでの間、所定の値（ゲート
回路が発振回路からのパルスを選択する値）に安
定するものであり、このため、電源投入時のオー
トクリア信号ACLをリセツト入力としている。
この回路の動作は、第２図に示す波形図を参照
して説明する。
して説明する。
この動作説明にあたり、MISFETはＰチヤン
ネル型MISFETとし、そのため電源電圧は負の
電圧−ＶDDを用い、この負の電圧レベルを“１”
とする負論理により説明する。
ネル型MISFETとし、そのため電源電圧は負の
電圧−ＶDDを用い、この負の電圧レベルを“１”
とする負論理により説明する。
このクロツクパルス発生回路内蔵するデイジタ
ル制御回路を試験装置により動作試験を行なう場
合、上記抵抗端子Ｐには、試験装置からのパルス
信号を直接に、又は抵抗を介して印加するものと
するが、試験開始前は電源電圧−ＶDDレベルに設
定しておくものである。
ル制御回路を試験装置により動作試験を行なう場
合、上記抵抗端子Ｐには、試験装置からのパルス
信号を直接に、又は抵抗を介して印加するものと
するが、試験開始前は電源電圧−ＶDDレベルに設
定しておくものである。
電源投入により、電源電圧端子−ＶDDは負の電
圧となり、これと同時又はそれ以前に抵抗端子Ｐ
は負の電圧を印加する。
圧となり、これと同時又はそれ以前に抵抗端子Ｐ
は負の電圧を印加する。
したがつて、電源投入により、これらの回路が
動作するとき抵抗端子Ｐは論理レベルが“１”と
なり、インバータ回路INを介したラツチ回路４
のセツト入力は“０”であるため、このラツチ回
路４は、オートクリア信号ACLによりその出力
Ｑを“０”とする。
動作するとき抵抗端子Ｐは論理レベルが“１”と
なり、インバータ回路INを介したラツチ回路４
のセツト入力は“０”であるため、このラツチ回
路４は、オートクリア信号ACLによりその出力
Ｑを“０”とする。
このラツチ出力（“０”）を制御信号とするゲー
ト回路５を構成するAND回路G2は、他方の入力
に無開係にその出力を“０”とし、一方NOR回
路G1は、発振回路の出力の反転信号を出力す
る。このため、分周回路６には、発振回路２から
のパルス信号に基づいて、クロツクパルスφ１，
φ２を形成する。この動作は、上記抵抗端子Ｐに
抵抗Ｒを接続して電源電圧−ＶDDを印加する通常
のデイジタル制御回路の動作、すなわち、内蔵す
る発振回路に基づいてクロツクパルスを形成する
動作と同一である。
ト回路５を構成するAND回路G2は、他方の入力
に無開係にその出力を“０”とし、一方NOR回
路G1は、発振回路の出力の反転信号を出力す
る。このため、分周回路６には、発振回路２から
のパルス信号に基づいて、クロツクパルスφ１，
φ２を形成する。この動作は、上記抵抗端子Ｐに
抵抗Ｒを接続して電源電圧−ＶDDを印加する通常
のデイジタル制御回路の動作、すなわち、内蔵す
る発振回路に基づいてクロツクパルスを形成する
動作と同一である。
次に、試験装置からパルス信号を印加すると、
その最初の“０”レベルにより、ラツチ回路４が
反転し、その出力Ｑを“１”にセツトする。
その最初の“０”レベルにより、ラツチ回路４が
反転し、その出力Ｑを“１”にセツトする。
これにより、ゲート回路５を構成するNOR回
路G1は、発振回路２からの信号に無関係に
“０”を出力するものとなり、一方、AND回路G2
は、インバータ回路INを介した試験装置からの
パルス信号を出力し、NOR回路G3を介して分周
回路６に、上記試験装置からのパルス信号（Ｐ入
力）を印加する。
路G1は、発振回路２からの信号に無関係に
“０”を出力するものとなり、一方、AND回路G2
は、インバータ回路INを介した試験装置からの
パルス信号を出力し、NOR回路G3を介して分周
回路６に、上記試験装置からのパルス信号（Ｐ入
力）を印加する。
なお、上記ラツチ出力Ｑを用いて、それまで発
振回路２からのパルスで動作していた分周回路６
を一旦リセツトするため、分周回路６は、試験装
置と同一周波数で、かつ位相の合致したクロツク
パルスφ１，φ２を形成することとなる。
振回路２からのパルスで動作していた分周回路６
を一旦リセツトするため、分周回路６は、試験装
置と同一周波数で、かつ位相の合致したクロツク
パルスφ１，φ２を形成することとなる。
これにより、試験装置と被試験品であるデイジ
タル制御回路は、そのタイミングパルスの同期を
とることができ、直接信号のやりとりが可能とな
る。
タル制御回路は、そのタイミングパルスの同期を
とることができ、直接信号のやりとりが可能とな
る。
この実施例回路によれば、発振回路の周波数安
定化のために必要とする端子を利用して、上記両
装置の同期をとることができるため、デイジタル
制御回路における周期端子及びクロツク入力端子
の削減が図られる。
定化のために必要とする端子を利用して、上記両
装置の同期をとることができるため、デイジタル
制御回路における周期端子及びクロツク入力端子
の削減が図られる。
この外付ピンの削減により、パツケージの小型
化、集積度の向上、及び信頼性の向上が図られる
ことの他、削減した外付ピンを利用してのデイジ
タル制御回路の機能の拡大が図られる。
化、集積度の向上、及び信頼性の向上が図られる
ことの他、削減した外付ピンを利用してのデイジ
タル制御回路の機能の拡大が図られる。
この発明は、前記実施例に限定されず、発振回
路の構成、及び補正回路の構成は、種々変形でき
ることの他、ゲート回路５は、その論理レベルの
選び方により、NAND回路とOR回路の組合せ等
種々変形できる。また、これらの回路を構成する
MISFETは、ｎチヤネル型MISFETあるいは、
Ｃ−MOS回路等何んであつてもよい。
路の構成、及び補正回路の構成は、種々変形でき
ることの他、ゲート回路５は、その論理レベルの
選び方により、NAND回路とOR回路の組合せ等
種々変形できる。また、これらの回路を構成する
MISFETは、ｎチヤネル型MISFETあるいは、
Ｃ−MOS回路等何んであつてもよい。
第１図は、この発明の一実施例を示す回路図、
第２図は、その動作波形図である。 １……モノリシツク集積回路、２……発振回
路、３……補正回路、４……ラツチ回路、５……
ゲート回路、６……分周回路。
第２図は、その動作波形図である。 １……モノリシツク集積回路、２……発振回
路、３……補正回路、４……ラツチ回路、５……
ゲート回路、６……分周回路。
Claims (1)
- １ 発振回路と、外部端子へのクロツクパルスの
供給の有無を検出する検出手段と、上記発振回路
の出力に基づいて形成される第１のパルス信号と
上記外部端子へ供給されるクロツクパルスに基づ
いて形成される第２のパルス信号とを受けるよう
にされた選択回路と、上記選択回路の出力信号を
受ける分周回路とを含み、上記外部端子にクロツ
クパルスが供給されているとき、上記選択回路は
上記第２のパルス信号を上記分周回路に伝えるよ
うに上記検出手段によつて制御せしめられること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118840A JPS611022A (ja) | 1985-06-03 | 1985-06-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118840A JPS611022A (ja) | 1985-06-03 | 1985-06-03 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52127515A Division JPS6054685B2 (ja) | 1977-10-26 | 1977-10-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611022A JPS611022A (ja) | 1986-01-07 |
| JPS62529B2 true JPS62529B2 (ja) | 1987-01-08 |
Family
ID=14746454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60118840A Granted JPS611022A (ja) | 1985-06-03 | 1985-06-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611022A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671074A (en) * | 1979-11-12 | 1981-06-13 | Takeda Chem Ind Ltd | 1,2-disubstituted-4-halogenoimidazole-5-acetic acid derivative |
-
1985
- 1985-06-03 JP JP60118840A patent/JPS611022A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS611022A (ja) | 1986-01-07 |
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