JPS60233932A - ドミノｃ−ｍｏｓ論理アレイ - Google Patents
ドミノｃ−ｍｏｓ論理アレイInfo
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- JPS60233932A JPS60233932A JP59089684A JP8968484A JPS60233932A JP S60233932 A JPS60233932 A JP S60233932A JP 59089684 A JP59089684 A JP 59089684A JP 8968484 A JP8968484 A JP 8968484A JP S60233932 A JPS60233932 A JP S60233932A
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- coupled
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- clock signal
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプログラム可能な論理アレイに関し、特に、相
補型の絶縁ダート型電界効果トランジスタによって構成
されたプログラム可能な論理アレイに関するものである
。
補型の絶縁ダート型電界効果トランジスタによって構成
されたプログラム可能な論理アレイに関するものである
。
（従来技術とその問題点）
プログラム可能な論理アレイ（以下、ＰＬＡと記す。）
は第１図に示すように、入力データのＡＮＤ論理とＯＲ
論理とを用いて、任意の論理全出力する論理回路である
。瓜論理とＯＲ論理とはプレイ中のトランジスタの位置
を適轟に選ぶことによって、任意の論理を構成できるこ
とから７’ｏグラム可能であると言われる。以下説明を
簡単にするために１ここでは、入力データをＩｌ、Ｉ２
、出力データを、Ｏｌ、０２の２種類に限定しζこれら
の間に、０１＝１１ ・■２＋丁）・ｎ。
は第１図に示すように、入力データのＡＮＤ論理とＯＲ
論理とを用いて、任意の論理全出力する論理回路である
。瓜論理とＯＲ論理とはプレイ中のトランジスタの位置
を適轟に選ぶことによって、任意の論理を構成できるこ
とから７’ｏグラム可能であると言われる。以下説明を
簡単にするために１ここでは、入力データをＩｌ、Ｉ２
、出力データを、Ｏｌ、０２の２種類に限定しζこれら
の間に、０１＝１１ ・■２＋丁）・ｎ。
０２＝１１・工２の論理関係があると仮定して説明する
。入力データＩｌ、Ｉ２の反転論理工１゜ｒｌはインバ
ータＲ１，Ｒ２によって作られる。
。入力データＩｌ、Ｉ２の反転論理工１゜ｒｌはインバ
ータＲ１，Ｒ２によって作られる。
従来、相補型のＭＯＳ （以下、Ｃ−ＭＯＳと記す。）
、つま）、反対の極性を持ったＭＯＳＦＥＴによって構
成されたＰＬＡとして、スタティック型とダイナミック
型との２種類のＰＬＡが用いられている。これらのＣ−
ＭＯＳによるＰＬＡＯ例を、第２図及び第３図に示す。
、つま）、反対の極性を持ったＭＯＳＦＥＴによって構
成されたＰＬＡとして、スタティック型とダイナミック
型との２種類のＰＬＡが用いられている。これらのＣ−
ＭＯＳによるＰＬＡＯ例を、第２図及び第３図に示す。
図中、１はＡＮＤ論理部、２はＯＲ論理部、Ｑｌｌ 、
Ｑ１２ 、Ｑ１３ 、Ｑ１４はＡＮＤ論理用ｎ−Ｗ）Ｓ
ＦＥＴ、Ｑ ２１ 、 Ｑ ２２ 、 Ｑ ２３はＯＲ
論理用ｎ−ＭＯＳＦＥＴ 、 Ｑ ３１ 、 Ｑ ３２
、 Ｑ ３３ 、 Ｑ ３４は充電用ｐ−ＭＯ８ＦＦ
ｉＴ１Ｑ４１ 、Ｑ４２．Ｑ４３ 、Ｑ４４は放電用ｎ
−ＭＯ８ＦＥＴ、Ｒ１、Ｒ２、Ｒ３、Ｒ４はインバータ
、φ１．φ２はクロック信号をそれぞれ示す。第２図の
スタティック型ＰＬＡは、充電用ｐ−ＭＯ８ＦＥＴのダ
ートが常に接地されているのに対し、第３図のダイナミ
ック型ＰＬＡは、充電用ｐ−ＭｃｓＦＥ’ｒと放電用ｎ
−ＭＯ８ＦＥＴとが、互いに同一のクロック信号に結合
している。両図とも、ＡＮＤ論理とＯＲ論理がＮ２Ｈ回
路によって作られている。スタティック型ＰＬＡは入力
信号ＩＩ、Ｉ２の変化とともに、一定の時間遅れで、出
力信号０１，０２が決まるのに対し、ダイナミック型Ｐ
Ｉ、Ａはクロックφ１によってＡＮＤ論理が決マシ、そ
の後、クロ、りφ２によってＯＲ論理が決定し、出力が
決まる。しかし、これらのＰＬＡは実用上、いずれも問
題点を有する。すなわち、スタティック型のＰＬＡは定
常的に電流が流れるため、低消費電力で大規模な論理回
路には不適当である。ダイナミック型のＰＬＡは前段に
用いるＡＮＤ論理部と後段に用いるＯＲ論理部とを活性
化するタイミングをずらし１．二相のクロックφ１．φ
２・を用いて駆動する方式が一般的である。
Ｑ１２ 、Ｑ１３ 、Ｑ１４はＡＮＤ論理用ｎ−Ｗ）Ｓ
ＦＥＴ、Ｑ ２１ 、 Ｑ ２２ 、 Ｑ ２３はＯＲ
論理用ｎ−ＭＯＳＦＥＴ 、 Ｑ ３１ 、 Ｑ ３２
、 Ｑ ３３ 、 Ｑ ３４は充電用ｐ−ＭＯ８ＦＦ
ｉＴ１Ｑ４１ 、Ｑ４２．Ｑ４３ 、Ｑ４４は放電用ｎ
−ＭＯ８ＦＥＴ、Ｒ１、Ｒ２、Ｒ３、Ｒ４はインバータ
、φ１．φ２はクロック信号をそれぞれ示す。第２図の
スタティック型ＰＬＡは、充電用ｐ−ＭＯ８ＦＥＴのダ
ートが常に接地されているのに対し、第３図のダイナミ
ック型ＰＬＡは、充電用ｐ−ＭｃｓＦＥ’ｒと放電用ｎ
−ＭＯ８ＦＥＴとが、互いに同一のクロック信号に結合
している。両図とも、ＡＮＤ論理とＯＲ論理がＮ２Ｈ回
路によって作られている。スタティック型ＰＬＡは入力
信号ＩＩ、Ｉ２の変化とともに、一定の時間遅れで、出
力信号０１，０２が決まるのに対し、ダイナミック型Ｐ
Ｉ、Ａはクロックφ１によってＡＮＤ論理が決マシ、そ
の後、クロ、りφ２によってＯＲ論理が決定し、出力が
決まる。しかし、これらのＰＬＡは実用上、いずれも問
題点を有する。すなわち、スタティック型のＰＬＡは定
常的に電流が流れるため、低消費電力で大規模な論理回
路には不適当である。ダイナミック型のＰＬＡは前段に
用いるＡＮＤ論理部と後段に用いるＯＲ論理部とを活性
化するタイミングをずらし１．二相のクロックφ１．φ
２・を用いて駆動する方式が一般的である。
このよりな二相クロック駆動のＰＬＡで論理回路を構成
した場合には常に位相のずれに二つのクロックが必要で
あり、論理演算時間は二相クロックのずれの時間より短
縮できず、高速演算は困難となる。
した場合には常に位相のずれに二つのクロックが必要で
あり、論理演算時間は二相クロックのずれの時間より短
縮できず、高速演算は困難となる。
こうした欠点を克服するＰＬＡとしては、ドミノＣ−Ｍ
Ｏ８ＰＬＡがある。この−例を第４図に示す。第４図に
おいて、１はＡＮＤ論理部、２はＯＲ論理部、Ｑｌｌ
、Ｑ１２．Ｑ１３．Ｑ１４はＡＮＤ論理用ｎ−ＭＯ８Ｆ
ＥＴＳＱ ２１ 、 Ｑ ２２ 、 Ｑ ２３はＯＲ論
理用ｎ−ＭＯＳＦＥＴ、Ｑ３１ 、Ｑ３２ 、Ｑ３３
、Ｑ３４は充電用ｐ−ＭＯ８ＦＥＴ、Ｑ４１ 、Ｑ４２
．Ｑ４３．Ｑ４４は放電用ｎ−ＭＯ８ＦＥＴ 、 Ｒ１
、Ｒ２、Ｒ３、Ｒ４。
Ｏ８ＰＬＡがある。この−例を第４図に示す。第４図に
おいて、１はＡＮＤ論理部、２はＯＲ論理部、Ｑｌｌ
、Ｑ１２．Ｑ１３．Ｑ１４はＡＮＤ論理用ｎ−ＭＯ８Ｆ
ＥＴＳＱ ２１ 、 Ｑ ２２ 、 Ｑ ２３はＯＲ論
理用ｎ−ＭＯＳＦＥＴ、Ｑ３１ 、Ｑ３２ 、Ｑ３３
、Ｑ３４は充電用ｐ−ＭＯ８ＦＥＴ、Ｑ４１ 、Ｑ４２
．Ｑ４３．Ｑ４４は放電用ｎ−ＭＯ８ＦＥＴ 、 Ｒ１
、Ｒ２、Ｒ３、Ｒ４。
Ｒ５，Ｒ６はインバータをそれぞれ示す。このＰＬＡは
ＡＮＤ論理がＮＡＮＤ回路によって構成され、ＯＲ論理
がＮＯＲ回路によって構成される構造となっている。こ
のＰＬＡの動作は次のようになる。クロック信号φ１が
低レベルの時１ｃ１ＮＡＮＤ回路の出力端子Ｎｌ、Ｎ２
及びＮＯＲ回路の出力端子Ｎ３゜Ｒ４の電圧は高レベル
に充電され、インバータ回路Ｒ５，Ｒ６の出力端子Ｎ５
．Ｒ６の電圧は低レベルに放電される。次に、クロック
信号φ１を低レベルから高レベルに上げると、まずはじ
めにＡＮＩ＞論理が決まるのであるが、その間、Ｒ５，
Ｒ６の端子電圧は低レベルに保持されているので、ｎ−
ＭＯ８ＦＥＴＱ２１ 、 Ｑ ２２ 、 Ｑ ２３は非
導通のままである。ＡＮＤ論理が決定された後、Ｒ５，
Ｒ６の端子電圧が変化し、ＯＲ論理が決定され、出力端
子ｏｉ、ｏ２に出力信号が現れる。これらの論理動作は
連続的に行なわれ、この間直流電流は流れない。このよ
うなＰＬＡがドミノＣ−，ＭＯＳ ＰＩＬＡである。
ＡＮＤ論理がＮＡＮＤ回路によって構成され、ＯＲ論理
がＮＯＲ回路によって構成される構造となっている。こ
のＰＬＡの動作は次のようになる。クロック信号φ１が
低レベルの時１ｃ１ＮＡＮＤ回路の出力端子Ｎｌ、Ｎ２
及びＮＯＲ回路の出力端子Ｎ３゜Ｒ４の電圧は高レベル
に充電され、インバータ回路Ｒ５，Ｒ６の出力端子Ｎ５
．Ｒ６の電圧は低レベルに放電される。次に、クロック
信号φ１を低レベルから高レベルに上げると、まずはじ
めにＡＮＩ＞論理が決まるのであるが、その間、Ｒ５，
Ｒ６の端子電圧は低レベルに保持されているので、ｎ−
ＭＯ８ＦＥＴＱ２１ 、 Ｑ ２２ 、 Ｑ ２３は非
導通のままである。ＡＮＤ論理が決定された後、Ｒ５，
Ｒ６の端子電圧が変化し、ＯＲ論理が決定され、出力端
子ｏｉ、ｏ２に出力信号が現れる。これらの論理動作は
連続的に行なわれ、この間直流電流は流れない。このよ
うなＰＬＡがドミノＣ−，ＭＯＳ ＰＩＬＡである。
しかし、この種のＰＬＡはにΦ論理部とＯＲ論理部との
間に、インバータ回路が必要であり、マスク図面を作成
した場合にコンノ々クトなレイアウトができない欠点が
あった。っまＪ、ＰＬＡのＡＮＤ論理部及びＯＲ論理部
はＭＯＳＦＥＴ １ケのピッチでレイアウトが決定され
、非常にコンパクトになるのに反し、両者の間にあるイ
ンバータが大きな面積を占めるため、ＰＬＡのマスクレ
イアウトにおけるピッチは、インバータＲ５、Ｒ６によ
って決定され、ＰＬＡのコンオクト化を阻害していたの
である。
間に、インバータ回路が必要であり、マスク図面を作成
した場合にコンノ々クトなレイアウトができない欠点が
あった。っまＪ、ＰＬＡのＡＮＤ論理部及びＯＲ論理部
はＭＯＳＦＥＴ １ケのピッチでレイアウトが決定され
、非常にコンパクトになるのに反し、両者の間にあるイ
ンバータが大きな面積を占めるため、ＰＬＡのマスクレ
イアウトにおけるピッチは、インバータＲ５、Ｒ６によ
って決定され、ＰＬＡのコンオクト化を阻害していたの
である。
（発明の目的）
本発明の目的は、論理部のセルマトリックスのレイアウ
トをコンパクトにすると同時に、ＡＮＤ論理部とＯＲ論
理部の論理転送が連続的に行なわれドミノＣ−ＭＯ８Ｐ
ＬＡ ｔ−提供することにある。
トをコンパクトにすると同時に、ＡＮＤ論理部とＯＲ論
理部の論理転送が連続的に行なわれドミノＣ−ＭＯ８Ｐ
ＬＡ ｔ−提供することにある。
（発明の構成）
本発明は、ＡＮＤ論理部と、ＯＲ論理部とで構成され、
仄論理部は互いにダートを第１のクロック信号線に結合
し、ソースを第１の電源線に結合したＰ−ＭＯＳＦＥＴ
と、ソースを第２の電源線に結合したｎ−ＭＯＳＦＥＴ
との間に、列方向に直列に複数個のｎ−ＭＯＳＦＥＴを
結合したＮＡＮＤ回路を、行方向に平行に複数個配列し
、前記直列結合のｎ−ＭＯＳＦＥＴのゲートに、列方向
に平行に複数本配列した入力信号線をマトリックス状に
結合してなり、ＯＲ論理部は互いにダートを第２のクロ
ック信号線に結合し、ノースを第１の電源線に結合した
ｎ−ＭＯＳＦＥＴと、ソースを第２の電源線に結合した
ｎ−ＭＯＳＦＥＴとの間に、行方向に並列に複数個のｐ
−ＭＯＳＦＥＴを結合したＮＡＮＤ回路を、列方向に平
行に複数個配列し、前記並列結合のｐ−ＭＯ８ＦＦ：Ｔ
のダートに、行方向に平行に複数本配列した前記Ｍ■論
理部内のＮＡＮＤ回路の出力信号線を結合してなること
を特徴とするドミノＣ−ＭＯ８ＰＬＡである。
仄論理部は互いにダートを第１のクロック信号線に結合
し、ソースを第１の電源線に結合したＰ−ＭＯＳＦＥＴ
と、ソースを第２の電源線に結合したｎ−ＭＯＳＦＥＴ
との間に、列方向に直列に複数個のｎ−ＭＯＳＦＥＴを
結合したＮＡＮＤ回路を、行方向に平行に複数個配列し
、前記直列結合のｎ−ＭＯＳＦＥＴのゲートに、列方向
に平行に複数本配列した入力信号線をマトリックス状に
結合してなり、ＯＲ論理部は互いにダートを第２のクロ
ック信号線に結合し、ノースを第１の電源線に結合した
ｎ−ＭＯＳＦＥＴと、ソースを第２の電源線に結合した
ｎ−ＭＯＳＦＥＴとの間に、行方向に並列に複数個のｐ
−ＭＯＳＦＥＴを結合したＮＡＮＤ回路を、列方向に平
行に複数個配列し、前記並列結合のｐ−ＭＯ８ＦＦ：Ｔ
のダートに、行方向に平行に複数本配列した前記Ｍ■論
理部内のＮＡＮＤ回路の出力信号線を結合してなること
を特徴とするドミノＣ−ＭＯ８ＰＬＡである。
（本発明の原理と作用）
本発明によれば、ＡＮＤ論理部のＮＡＮＤ回路の出力信
号線を、直接ＯＲ論理部のＮＡＮＤ回路を構成するｐ−
ＭＯＳＦＥＴのダートに結合することによシ、余分な回
路によるマスクレイアウトのピッチの増大や遅延時間の
増大が防止でき、また、に０論理部とＯＲ論理部とはＭ
ＯＳＦＥＴ １ケのピッチで繋がるため、論理部のセル
マトリ、クスのレイアウトが非常にコンパクトになり、
同時に、瓜論理部とＯＲ論理部との論理転送が連続的に
行なわれるので、高速動作を可能とすることができる。
号線を、直接ＯＲ論理部のＮＡＮＤ回路を構成するｐ−
ＭＯＳＦＥＴのダートに結合することによシ、余分な回
路によるマスクレイアウトのピッチの増大や遅延時間の
増大が防止でき、また、に０論理部とＯＲ論理部とはＭ
ＯＳＦＥＴ １ケのピッチで繋がるため、論理部のセル
マトリ、クスのレイアウトが非常にコンパクトになり、
同時に、瓜論理部とＯＲ論理部との論理転送が連続的に
行なわれるので、高速動作を可能とすることができる。
（実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第５図は本発明の一実施例を示す回路図で、１はＡＮＤ
論理部、２はＯＲ論理部、Ｑｌｌ、Ｑ１２゜Ｑ１３．Ｑ
１４．はＡＮＤ論理用ｎ −ＭＯＳＦＥＴ ＸＱ ２１
−Ｑ２２．Ｑ２３はＯＲ論理用ｐ−ＭＯＳＦＥＴ、 Ｑ
３１ 。
論理部、２はＯＲ論理部、Ｑｌｌ、Ｑ１２゜Ｑ１３．Ｑ
１４．はＡＮＤ論理用ｎ −ＭＯＳＦＥＴ ＸＱ ２１
−Ｑ２２．Ｑ２３はＯＲ論理用ｐ−ＭＯＳＦＥＴ、 Ｑ
３１ 。
Ｑ３２．Ｑ３３．Ｑ３４は充電用ｐ−ＭＯ８ＦＥＴ 、
Ｑ ４１ 。
Ｑ ４１ 。
Ｑ４２．Ｑ４３．Ｑ４４は放電用ｎ−ＭＯ８Ｆ］ｉ：Ｔ
； Ｒ１。
； Ｒ１。
Ｒ２はインバータ、φ１．φ２はクロック信号をそれぞ
れ示す。にΦ論理部１内のｎ−ＭＯＳＦＥＴ 、 Ｑ
４１ 。
れ示す。にΦ論理部１内のｎ−ＭＯＳＦＥＴ 、 Ｑ
４１ 。
Ｑ４２及びｐ−ＭＯＳＦＥＴ、 Ｑ ３１ 、 Ｑ ３
２のゲートはクロック信号φ１に接続し、ＯＲ論論理部
内内ｎ−ＭＯ８Ｆ′ＦＪＴ 、 Ｑ ４３ 、 Ｑ ４
４及びｐ−ＭＯ８ＦＥＴＸＱ ３３゜Ｑ３４のダートは
クロック信号φ２にそれぞれ接続している。本発明のＰ
ＬＡの動作を第６図に示す動作波形図を用いて説明する
。時刻ｔ、において、クロック信号φ１の電圧は低レベ
ルに、クロック信号、Ｉ２の電圧は高レベルに保持され
、ＡＮＤ論理の出力端子Ｎｌ、Ｎ２の電圧は高レベルに
、出力端子０１，０２の電圧は低レイルにプリチャージ
される。論理動作が始まる時刻ｔ、までに、入力信号１
１．Ｉ２のレベルが予め決められ、イン・シータＲ１，
Ｒ２を通した反転信号とともに、ＡＮＤ論理部の入力と
して使われる。時刻ｔ１において、クロック信号φ２の
電圧が高レベルから低レベルに落ちて、出力端子０１．
０２の電圧は浮遊状態に保持される。次に、時刻ｔ２に
おいて、クロック信号φ１が低レベルから高レベルに上
がると、放電用ｎ −ＭＯＳＦＥＴ ＸＱ ４１ 、
Ｑ ４２が導通状態と々す、入力信号１１．Ｉ２に応じ
て、端子Ｎｌ。
２のゲートはクロック信号φ１に接続し、ＯＲ論論理部
内内ｎ−ＭＯ８Ｆ′ＦＪＴ 、 Ｑ ４３ 、 Ｑ ４
４及びｐ−ＭＯ８ＦＥＴＸＱ ３３゜Ｑ３４のダートは
クロック信号φ２にそれぞれ接続している。本発明のＰ
ＬＡの動作を第６図に示す動作波形図を用いて説明する
。時刻ｔ、において、クロック信号φ１の電圧は低レベ
ルに、クロック信号、Ｉ２の電圧は高レベルに保持され
、ＡＮＤ論理の出力端子Ｎｌ、Ｎ２の電圧は高レベルに
、出力端子０１，０２の電圧は低レイルにプリチャージ
される。論理動作が始まる時刻ｔ、までに、入力信号１
１．Ｉ２のレベルが予め決められ、イン・シータＲ１，
Ｒ２を通した反転信号とともに、ＡＮＤ論理部の入力と
して使われる。時刻ｔ１において、クロック信号φ２の
電圧が高レベルから低レベルに落ちて、出力端子０１．
０２の電圧は浮遊状態に保持される。次に、時刻ｔ２に
おいて、クロック信号φ１が低レベルから高レベルに上
がると、放電用ｎ −ＭＯＳＦＥＴ ＸＱ ４１ 、
Ｑ ４２が導通状態と々す、入力信号１１．Ｉ２に応じ
て、端子Ｎｌ。
Ｎ２の電圧が決定される。例えば、入力信号のＩＩ、Ｉ
２がともに低レベルの場合には、端子Ｎ１の電圧は高レ
ベルに保持され続ける一方、端子Ｎ２の電圧は低レベル
に下がる。この結果、ＯＲ論理のｐ−ＭＯ８ＦＦｉＴ
Ｑ ２２が導通状態となって、出力端子０１の電圧が高
レベルに変わる。出力端子０２の電圧は低レベルのまま
である。このようにして、ｏ１＝１１−ｒｚ＋ｘｘ−ｘ
ｚ、ｏ２＝ｒ１．ｘ２ｏ論理が行なわれる。次に、時刻
ｔ３において、クロック信号φ１が高レベルから低レベ
ルに下がシ、時刻ｔ４において、クロック信号φ２が低
レベルから高レベルに上がって、元のプリチャージ状態
に戻る。
２がともに低レベルの場合には、端子Ｎ１の電圧は高レ
ベルに保持され続ける一方、端子Ｎ２の電圧は低レベル
に下がる。この結果、ＯＲ論理のｐ−ＭＯ８ＦＦｉＴ
Ｑ ２２が導通状態となって、出力端子０１の電圧が高
レベルに変わる。出力端子０２の電圧は低レベルのまま
である。このようにして、ｏ１＝１１−ｒｚ＋ｘｘ−ｘ
ｚ、ｏ２＝ｒ１．ｘ２ｏ論理が行なわれる。次に、時刻
ｔ３において、クロック信号φ１が高レベルから低レベ
ルに下がシ、時刻ｔ４において、クロック信号φ２が低
レベルから高レベルに上がって、元のプリチャージ状態
に戻る。
（発明の°効果）
この一連の動作において、ＰＬＡの論理処理時間は時刻
ｔ２におけるＩ１の立ち上シから出力端子０１．０２の
電圧が決まるまでであシ、論理動作は連続的に行なわれ
る。この動作中、時刻ｔ８とｔｌ、４るいはｔ、とｔ４
とは互いに一致・してもよい。この場合には、クロック
信号φ１とＩ２とは互いに反転信号となる。
ｔ２におけるＩ１の立ち上シから出力端子０１．０２の
電圧が決まるまでであシ、論理動作は連続的に行なわれ
る。この動作中、時刻ｔ８とｔｌ、４るいはｔ、とｔ４
とは互いに一致・してもよい。この場合には、クロック
信号φ１とＩ２とは互いに反転信号となる。
又、第５図の実施例からもわかるように、本発明のＰＩ
、Ａでは、ＡＮＤ論理部ＮＡＮＤ回路の出力信号線が、
直接ＯＲ論理部のＮＡＮＤ回路を構成するｐ−ＭＯＳＦ
ＥＴのダートに結合しているため、従来例のドミ／ Ｃ
−ＭＯＳ ＰＬＡに比べて論理部のプレイのレイアウト
は非常にコン／ｆクトになる利点を有する。
、Ａでは、ＡＮＤ論理部ＮＡＮＤ回路の出力信号線が、
直接ＯＲ論理部のＮＡＮＤ回路を構成するｐ−ＭＯＳＦ
ＥＴのダートに結合しているため、従来例のドミ／ Ｃ
−ＭＯＳ ＰＬＡに比べて論理部のプレイのレイアウト
は非常にコン／ｆクトになる利点を有する。
以上実施例では、入出力端子数が２ケずつの場合に２い
て説明を行なったが、これは何も本発明の範囲を拘束す
るものではなく、任意の数の入出力端子の場合について
成り立つ。特に、本発・明は入力端子数が少ないＰＬＡ
、つまＪ、ＡＮＤ論理部内のＮＡＮＤ回路の直列ｎ−
ＭＯ８ＦＥＴの数が少ないＰＬＡに適する。
て説明を行なったが、これは何も本発明の範囲を拘束す
るものではなく、任意の数の入出力端子の場合について
成り立つ。特に、本発・明は入力端子数が少ないＰＬＡ
、つまＪ、ＡＮＤ論理部内のＮＡＮＤ回路の直列ｎ−
ＭＯ８ＦＥＴの数が少ないＰＬＡに適する。
以上詳述したように、本発明のＰＬＡは非常にコン・臂
りトなレイアウトが実現できる等、実用に供して有用で
ある。
りトなレイアウトが実現できる等、実用に供して有用で
ある。
第１図は一般的なＰＬＡのブロック構成図、第２図は従
来のスタティッ型Ｃ−ＭＯ８ＰＬＡの回路図、第３図は
従来のダイナミック型Ｃ−ＭＯ８ＰＬＡの回路図、第４
図は従来のドミノＣ−ＭＯ８ＰＬＡの回路図、第５図は
本発明の実施例の回路図、第６図は第５図の動作を示す
波形図である。 図において、１は瓜論理部、２はＯＲ論理部、ＱはＭＯ
８ＦＩＧＴ、 Ｒはインバータ、φはクロック信号、Ｎ
は端子、■は入力データ、Ｏは出力データ、ｔは時刻、
ｖＤＤは電源線、ＧＮＤは接地線を、それぞれ示す。 第３図 第４図 第５図 ／ 第６図 ｔｏｔ、ｔ２ ｔ３ ｔ４
来のスタティッ型Ｃ−ＭＯ８ＰＬＡの回路図、第３図は
従来のダイナミック型Ｃ−ＭＯ８ＰＬＡの回路図、第４
図は従来のドミノＣ−ＭＯ８ＰＬＡの回路図、第５図は
本発明の実施例の回路図、第６図は第５図の動作を示す
波形図である。 図において、１は瓜論理部、２はＯＲ論理部、ＱはＭＯ
８ＦＩＧＴ、 Ｒはインバータ、φはクロック信号、Ｎ
は端子、■は入力データ、Ｏは出力データ、ｔは時刻、
ｖＤＤは電源線、ＧＮＤは接地線を、それぞれ示す。 第３図 第４図 第５図 ／ 第６図 ｔｏｔ、ｔ２ ｔ３ ｔ４
Claims (1)
- （１） ＡＮＤ論理部と、ＯＲ論理部とから構成され、
ＡＮＤ論理部は互いにゲートを第１のクロック信号線に
結合し、ソースを第１の電源線に結合したｐ−ＭＯＳＦ
ＥＴと、ソース第２の電源線に結合したｎ −ＭＯＳ
ＦＥＴとの間に、列方向に直列に複数個のｎ −ＭＯＳ
ＦｇＴ ｋ結合したＮＡＮＤ回路を、行方向に平行に
複数個配列し、前記直列結合のｎ−ＭＯＳＦＥＴのゲー
トに１列方向に平行に複数本配列した入力信号線をマト
リ、クス状に結合してなプ、 ＯＲ論理部は、互いにダートを第２のクロック信号線に
結合し、ソースを第１の電源線に結合したｐ−ＭＯＳＦ
ＥＴと、ソースを第２の電線源に結合したｎ−ＭＯＳＦ
ＥＴとの間に、行方向に並列に複数個のｐ−ＭＯＳＦＥ
Ｔを結合したＮＡＮＤ回路を列方向に平行に複数個配列
し、前記並列結合のｐ−ＭＯＳＦＥＴのゲートに１行方
向に平行に複数本配列した前記ＡＮＤ論理部内のＮＡＮ
Ｄ回路の出力信号線を結合してなることを特徴とするド
ミノＣ−ＭＯ８論理アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089684A JPS60233932A (ja) | 1984-05-04 | 1984-05-04 | ドミノｃ−ｍｏｓ論理アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089684A JPS60233932A (ja) | 1984-05-04 | 1984-05-04 | ドミノｃ−ｍｏｓ論理アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233932A true JPS60233932A (ja) | 1985-11-20 |
Family
ID=13977592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089684A Pending JPS60233932A (ja) | 1984-05-04 | 1984-05-04 | ドミノｃ−ｍｏｓ論理アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300801B1 (en) * | 1998-09-28 | 2001-10-09 | Hyundai Electronics Industries Co., Ltd. | Or gate circuit and state machine using the same |
| US7285986B2 (en) * | 2005-08-22 | 2007-10-23 | Micron Technology, Inc. | High speed, low power CMOS logic gate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161256A (en) * | 1974-09-30 | 1976-05-27 | Siemens Ag | Puroguramukanono shusekironrikairo |
| JPS5897922A (ja) * | 1981-12-07 | 1983-06-10 | Toshiba Corp | 論理積和回路 |
-
1984
- 1984-05-04 JP JP59089684A patent/JPS60233932A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161256A (en) * | 1974-09-30 | 1976-05-27 | Siemens Ag | Puroguramukanono shusekironrikairo |
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