JPS63177615A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPS63177615A JPS63177615A JP62009518A JP951887A JPS63177615A JP S63177615 A JPS63177615 A JP S63177615A JP 62009518 A JP62009518 A JP 62009518A JP 951887 A JP951887 A JP 951887A JP S63177615 A JPS63177615 A JP S63177615A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アンド回路及びオア回路を有する読出し専用
メモリ（以下、ＲＯＭという）及びＰＬＡ（Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）回路等の半
導体論理回路に関するものである。
メモリ（以下、ＲＯＭという）及びＰＬＡ（Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）回路等の半
導体論理回路に関するものである。
（従来の技術）
従来、このような分野の技術としては、例えば第２図の
ようなものがあった。以下、その構成を説明する。
ようなものがあった。以下、その構成を説明する。
第２図は従来の半導体論理回路の構成例を示すもので、
１クロツクパルスで動作する同期式ＰＬＡ回路の回路図
が示されている。ここで、１クロツクパルスで動作する
ことは、同期的に入力されるクロックパルスの半周期の
期間をそれぞれプリチャージ期間と信号伝播期間とに分
けて動作する回路を意味し、そのような回路として例え
ばＲＯＭあるいは円−六回路がある。すなわち、１クロ
ツクパルスで動作するＲＯＭあるいはＰＬＡ回路は、ク
ロックパルスの１周期の時間以内に安定的な出力が得ら
れる回路である。
１クロツクパルスで動作する同期式ＰＬＡ回路の回路図
が示されている。ここで、１クロツクパルスで動作する
ことは、同期的に入力されるクロックパルスの半周期の
期間をそれぞれプリチャージ期間と信号伝播期間とに分
けて動作する回路を意味し、そのような回路として例え
ばＲＯＭあるいは円−六回路がある。すなわち、１クロ
ツクパルスで動作するＲＯＭあるいはＰＬＡ回路は、ク
ロックパルスの１周期の時間以内に安定的な出力が得ら
れる回路である。
第２図のＰＬＡ回路は、入力信号用ゲート回路１、アン
ド回路（以下、ＡＮＤ回路という）用のプルアップ回路
１０、ＡＮＤ回路２０、信号転送用ゲート回路３０、オ
ア回路（以下、ＯＲ回路という）用のプルアップ回路４
０、及びＯＲ回路５０を備えている。
ド回路（以下、ＡＮＤ回路という）用のプルアップ回路
１０、ＡＮＤ回路２０、信号転送用ゲート回路３０、オ
ア回路（以下、ＯＲ回路という）用のプルアップ回路４
０、及びＯＲ回路５０を備えている。
入力信号用ゲート回路１はクロックパルスφに同期して
入力信号ｒＮ１ 、 ＩＮ２を取り込む回路であり、ク
ロックパルスφ及び入力信号ＩＮ１ 、 ＩＮ２の各反
転用インバータ２．３−１ 、３−２と、それらインバ
ータ２．３−１ 、３−２の出力の否定論理積をとる否
定入力ＡＮＤゲート４−１〜４−４とを備え、そのＡＮ
Ｄゲート４−１〜４−４の出力側に第１の信号線２１−
１〜２１−４が接続されている。
入力信号ｒＮ１ 、 ＩＮ２を取り込む回路であり、ク
ロックパルスφ及び入力信号ＩＮ１ 、 ＩＮ２の各反
転用インバータ２．３−１ 、３−２と、それらインバ
ータ２．３−１ 、３−２の出力の否定論理積をとる否
定入力ＡＮＤゲート４−１〜４−４とを備え、そのＡＮ
Ｄゲート４−１〜４−４の出力側に第１の信号線２１−
１〜２１−４が接続されている。
ＡＮＤ回路用プルアップ回路１０は、第１の信号線２１
−１〜２１−４と交差する第２の信号線２２−１〜２２
−４をクロックパルスφに同期して電源電圧ＶＤＤの電
位にプルアップする回路であり、第２の信号線２２−１
〜２２−４に接続されなＰチャネルＨＯＳトランジスタ
（以下、ＰＭＯ３という） １ｉ−１〜１１−４を有し
ている。
−１〜２１−４と交差する第２の信号線２２−１〜２２
−４をクロックパルスφに同期して電源電圧ＶＤＤの電
位にプルアップする回路であり、第２の信号線２２−１
〜２２−４に接続されなＰチャネルＨＯＳトランジスタ
（以下、ＰＭＯ３という） １ｉ−１〜１１−４を有し
ている。
ＡＮＤ回路２０は、入力信号ＩＮＩ 、 ＩＮ２の論理
積をとる回路であり、第１の信号線２１−１〜２１−４
と第２の信号線２２−１〜２２−４との交差箇所に接続
されたＮチャネルＨＯＳトランジスタ（以下、ＮＨＯ３
という）２３−１１ 、２３−１３ 、２３−２２ 、
２３−２４ 、２３−３１ 。
積をとる回路であり、第１の信号線２１−１〜２１−４
と第２の信号線２２−１〜２２−４との交差箇所に接続
されたＮチャネルＨＯＳトランジスタ（以下、ＮＨＯ３
という）２３−１１ 、２３−１３ 、２３−２２ 、
２３−２４ 、２３−３１ 。
２３−３２ 、２３−４３ 、２３−４４を有している
。
。
信号転送用ゲート回路３０は、クロックパルスφに同期
して第２の信号線２２−１〜２２−４上の信号をＯＲ回
路５０へ転送する回路であり、クロックパルスφを所定
時間遅らせる遅延回路３１、その遅延回路出力とクロッ
クパルスφの論理積をとるＡＮＤゲート３２と、そのＡ
ＮＤゲート３２の出力と第２の信号線２２−１の論理積
をとるＡＮＤゲート３３−１〜３３−４とを備えている
。
して第２の信号線２２−１〜２２−４上の信号をＯＲ回
路５０へ転送する回路であり、クロックパルスφを所定
時間遅らせる遅延回路３１、その遅延回路出力とクロッ
クパルスφの論理積をとるＡＮＤゲート３２と、そのＡ
ＮＤゲート３２の出力と第２の信号線２２−１の論理積
をとるＡＮＤゲート３３−１〜３３−４とを備えている
。
ＯＲ回路用プルアップ回路４０は、クロックパルスφに
同期して第３の信号線５１−１〜５１−３を電源電圧Ｖ
ＤＤの電位にプルアップする回路であり、第３の信号線
５１−１〜５１−３に接続されたＰ）１０３４１−１〜
４１−３を有している。
同期して第３の信号線５１−１〜５１−３を電源電圧Ｖ
ＤＤの電位にプルアップする回路であり、第３の信号線
５１−１〜５１−３に接続されたＰ）１０３４１−１〜
４１−３を有している。
ＯＲ回路５０は、ＡＮＤゲート３３−１〜３３−４の出
力の論理和をとる回路であり、出力信号０ＵＴＩ〜０Ｕ
Ｔ３を送出する第３の信号線５１−１〜５１−３とＡＮ
Ｄゲート３３−１〜３３−４の出力側に接続された第４
の信号線５２〜１〜５２−４との交差箇所に接続された
ＮＨＯ３５３−１１。
力の論理和をとる回路であり、出力信号０ＵＴＩ〜０Ｕ
Ｔ３を送出する第３の信号線５１−１〜５１−３とＡＮ
Ｄゲート３３−１〜３３−４の出力側に接続された第４
の信号線５２〜１〜５２−４との交差箇所に接続された
ＮＨＯ３５３−１１。
５３−２３ 、５３−２４ 、５３−３２ 、５３−３
３を有している。
３を有している。
第３図は第２図中の遅延回路３１の構成例を示す回路図
である。この遅延回路３１は直列接続されたインバータ
３１−１〜３１−４と、それに分岐接続された容１３１
−５．３１−６とで構成され、クロックパルスφを所定
時間遅らせて出力する回路である。
である。この遅延回路３１は直列接続されたインバータ
３１−１〜３１−４と、それに分岐接続された容１３１
−５．３１−６とで構成され、クロックパルスφを所定
時間遅らせて出力する回路である。
第４図は第２図の動作を示すタイミングチャートであり
、この図を参照しつつ第２図の動作を説明する。
、この図を参照しつつ第２図の動作を説明する。
先ず、クロックパルスφがＬレベルとなるプリチャージ
期間において、ｐ＋ｏｓｉ１−ｉ〜１１−４．４１−１
〜４１−３がオン状態になり、第２の信号線２２−１〜
２２−４及び第３の信号線５１−１〜５１−３がそれぞ
れプリチャージされＨレベルとなる。このときＮＨＯ３
２３−１１。
期間において、ｐ＋ｏｓｉ１−ｉ〜１１−４．４１−１
〜４１−３がオン状態になり、第２の信号線２２−１〜
２２−４及び第３の信号線５１−１〜５１−３がそれぞ
れプリチャージされＨレベルとなる。このときＮＨＯ３
２３−１１。
２３−１３あるいは５３−１１を通しての貫通電流をな
くすなめ、ＡＮＤゲート４−１〜４−４ 、３２を用い
て第１の信号線２１−１〜２１−４及ＹＪ（′ＡＮＤゲ
ート３２の出力側をＬレベルにし、Ｎ）ＩＯ３２３−１
１、２３−１３、５３−１１をオフ状態にする。
くすなめ、ＡＮＤゲート４−１〜４−４ 、３２を用い
て第１の信号線２１−１〜２１−４及ＹＪ（′ＡＮＤゲ
ート３２の出力側をＬレベルにし、Ｎ）ＩＯ３２３−１
１、２３−１３、５３−１１をオフ状態にする。
次に、クロックパルスφがＨレベルとなる信号伝播期間
になると、ＰＨ０３ＩＩ−１〜１１−４．４１−１〜４
１−３はオフ状態となり、プリチャージを終了する。こ
のとき同時に、例えば入力信号■旧がＡＮＤゲート４−
１を通して第１の信号線２１−１に伝播し、ＮＨＯ３２
３−１１、２３−１３のオン、オフ状態を遷択すること
により、第２の信号線２２−１〜２２−４の電位が決定
され、ＡＮＤゲート３３−１〜３３−４に入力される。
になると、ＰＨ０３ＩＩ−１〜１１−４．４１−１〜４
１−３はオフ状態となり、プリチャージを終了する。こ
のとき同時に、例えば入力信号■旧がＡＮＤゲート４−
１を通して第１の信号線２１−１に伝播し、ＮＨＯ３２
３−１１、２３−１３のオン、オフ状態を遷択すること
により、第２の信号線２２−１〜２２−４の電位が決定
され、ＡＮＤゲート３３−１〜３３−４に入力される。
ＡＮＤゲー）３３−１に３３−４は第２の信号線２２−
１〜２２−４の電位が決定されるのを待ってその第２の
信号２２−１〜２２−４上の信号を第４の信号線５２−
１〜５２−４へ伝える。このタイミングを制御するのが
ＡＮＤゲート３２及び遅延回路３１である。
１〜２２−４の電位が決定されるのを待ってその第２の
信号２２−１〜２２−４上の信号を第４の信号線５２−
１〜５２−４へ伝える。このタイミングを制御するのが
ＡＮＤゲート３２及び遅延回路３１である。
第４の信号線５２−１〜５２−４がＨレベルの場合は、
例えばＮＨＯ３５３−１１がオン状態となって第３の信
号線５１−１の出力信号０ＵＴＩがＬレベルとなり、ま
た第４の信号線５２−１〜５２−４がＬレベルの場合は
、例えばＮＨＯ３５３−１１がオフ状態のままで、第３
の信号線５１−１からプリチャージされたＨレベルの出
力信号０ＵＴ１が出力され、１周期の動作を終了する。
例えばＮＨＯ３５３−１１がオン状態となって第３の信
号線５１−１の出力信号０ＵＴＩがＬレベルとなり、ま
た第４の信号線５２−１〜５２−４がＬレベルの場合は
、例えばＮＨＯ３５３−１１がオフ状態のままで、第３
の信号線５１−１からプリチャージされたＨレベルの出
力信号０ＵＴ１が出力され、１周期の動作を終了する。
第５図及び第６図は従来の他の半導体論理回路の構成例
を示すもので、第５図は非同期式の抵抗負荷型ＰＬＡ回
路の回路図、第６図は非同期式の相補型ＰＬＡ回路の回
路図である。
を示すもので、第５図は非同期式の抵抗負荷型ＰＬＡ回
路の回路図、第６図は非同期式の相補型ＰＬＡ回路の回
路図である。
第５図のＰＬＡ回路では、インバータ５−１ 、５−２
からなるゲート回路１八と負荷抵抗１２−１〜１２−３
からなるプルアップ回路１〇八とがＡＮＤ回路２０に接
続され、さらに負荷抵抗４２−１〜４２−３からなるプ
ルアップ回路４０Ａと第２の信号線２２−１〜２２−４
とがＯＲ回路５０に接続されている。そしてインバータ
１八に入力信号ＩＮＩ 、 ＩＮ２が供給されると、そ
の入力信号ＩＮＩ 、 ＩＮ２はＡＮＤ回路２０で論理
積がとられ、さらにＯＲ回路５０で論理和がとられ、所
望の出力信号０ＵＴＩ〜０ＵＴ３が出力される。ここで
、例えばＡＮＤ回路２０において４本の第２の信号線２
２−１〜２２−４のうちの３本には常時貫通電流が流れ
る。
からなるゲート回路１八と負荷抵抗１２−１〜１２−３
からなるプルアップ回路１〇八とがＡＮＤ回路２０に接
続され、さらに負荷抵抗４２−１〜４２−３からなるプ
ルアップ回路４０Ａと第２の信号線２２−１〜２２−４
とがＯＲ回路５０に接続されている。そしてインバータ
１八に入力信号ＩＮＩ 、 ＩＮ２が供給されると、そ
の入力信号ＩＮＩ 、 ＩＮ２はＡＮＤ回路２０で論理
積がとられ、さらにＯＲ回路５０で論理和がとられ、所
望の出力信号０ＵＴＩ〜０ＵＴ３が出力される。ここで
、例えばＡＮＤ回路２０において４本の第２の信号線２
２−１〜２２−４のうちの３本には常時貫通電流が流れ
る。
第６図のＰＬＡ回路では、インバータ６−１ 、６−２
からなるゲート回路１ＢとＰＭＯ３１３−１〜１３−８
からなるプルアップ回路１０ＡとがＡＮＤ回路２０に接
続され、さらにＰＨ０３４３−１〜４４−５からなるプ
ルアップ回路４０８と第２の信号線５２−１〜５２−４
とがＯＲ回路５０に接続されている。ここで、プルアッ
プ回路１０Ｂ中のＰＭＯ３とＡＮＤ回路２０中のＮＨＯ
３とで相補型ＨＯ３）ランジスタ（以下、ＣＭＯ８とい
う）が構成され、さらにプルアップ回路４０Ｂ中のＰＭ
Ｏ３とＯＲ回路５０中のＮＨＯ３とで０ＭＯ３が構成さ
れている。そして入力信号ＩＮＩ 。
からなるゲート回路１ＢとＰＭＯ３１３−１〜１３−８
からなるプルアップ回路１０ＡとがＡＮＤ回路２０に接
続され、さらにＰＨ０３４３−１〜４４−５からなるプ
ルアップ回路４０８と第２の信号線５２−１〜５２−４
とがＯＲ回路５０に接続されている。ここで、プルアッ
プ回路１０Ｂ中のＰＭＯ３とＡＮＤ回路２０中のＮＨＯ
３とで相補型ＨＯ３）ランジスタ（以下、ＣＭＯ８とい
う）が構成され、さらにプルアップ回路４０Ｂ中のＰＭ
Ｏ３とＯＲ回路５０中のＮＨＯ３とで０ＭＯ３が構成さ
れている。そして入力信号ＩＮＩ 。
ＩＮ２はＡＮＤ回路２０で論理積がとられた後、ＯＲ回
路５０で論理和がとられ、所望の出力信号０ＵＴＩ〜０
ＵＴ３が得られる。
路５０で論理和がとられ、所望の出力信号０ＵＴＩ〜０
ＵＴ３が得られる。
（発明が解決しようとする問題点）
しかしながら、上記構成の半導体論理回路では、次のよ
うに問題点があった。
うに問題点があった。
第２図の同期式ＰＬＡ回路では、ＡＮＤ回路２０等と遅
延回路３１との回路構成が大きく異なるため、電源電圧
ＶＤＤ等の変化によってそれらの信号遅延時間も変動す
る。そのなめ遅延回路３１の遅延時間を適切に設定する
ことは不可能であった。ＡＮＤ回路２０等と遅延回路３
１の遅延時間がばらついても、確実な動作を行わせるた
めには、例えば遅延回路３１の遅延時間をＡＮＤ回路２
０の信号遅延時間よりも大きく設定する必要がある。と
ころが遅延回路３１の遅延時間を大きく設定すると、動
作速度が低下するという問題が生じる。
延回路３１との回路構成が大きく異なるため、電源電圧
ＶＤＤ等の変化によってそれらの信号遅延時間も変動す
る。そのなめ遅延回路３１の遅延時間を適切に設定する
ことは不可能であった。ＡＮＤ回路２０等と遅延回路３
１の遅延時間がばらついても、確実な動作を行わせるた
めには、例えば遅延回路３１の遅延時間をＡＮＤ回路２
０の信号遅延時間よりも大きく設定する必要がある。と
ころが遅延回路３１の遅延時間を大きく設定すると、動
作速度が低下するという問題が生じる。
第５図の非同期式の抵抗負荷型ＰＬＡ回路では、遅延時
間設定の困難性という問題はないが、常に電源と大地の
間に直流電流が流れるなめ、消費電流が大きくなる。特
に高速動作を実現するためには、負荷抵抗１２−１〜１
２−４．４２−１〜４２−３を小さくすると共に、ＡＮ
［）回路２０及びＯＲ回路５０中のＮＨＯ３のオン抵抗
を下げなければならないなめ、消費電流が一層大きくな
るという問題点があった。
間設定の困難性という問題はないが、常に電源と大地の
間に直流電流が流れるなめ、消費電流が大きくなる。特
に高速動作を実現するためには、負荷抵抗１２−１〜１
２−４．４２−１〜４２−３を小さくすると共に、ＡＮ
［）回路２０及びＯＲ回路５０中のＮＨＯ３のオン抵抗
を下げなければならないなめ、消費電流が一層大きくな
るという問題点があった。
第６図の非同期式の相補型ＰＬＡ回路では、第４図のＰ
Ｌ八へ路と同様に遅延時間設定の困難性という問題はな
いが、プルアップ回路１０Ｂ 、 ４０Ｂにおいて必要
となる素子数が多く、入力数に応じて直列に接続される
ＰＭＯ３１３−１〜１３−８．４３−１〜４３−５の数
が増え、入力負荷容量も大きくなるため、動作速度が遅
く、素子数が多いという問題点があった。
Ｌ八へ路と同様に遅延時間設定の困難性という問題はな
いが、プルアップ回路１０Ｂ 、 ４０Ｂにおいて必要
となる素子数が多く、入力数に応じて直列に接続される
ＰＭＯ３１３−１〜１３−８．４３−１〜４３−５の数
が増え、入力負荷容量も大きくなるため、動作速度が遅
く、素子数が多いという問題点があった。
本発明は前記従来技術が持っていた問題点として、遅延
時間設定の困難性、低速動作及び高消費電力の点につい
て解決した半導体論理回路を提供するものである。
時間設定の困難性、低速動作及び高消費電力の点につい
て解決した半導体論理回路を提供するものである。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、クロックパルス
に同期して入力信号が与えられる複数本の第１の信号線
と前記クロックパルスに同期してプルアップされる複数
本の第２の信号線との交差箇所に複数個のトランジスタ
が接続されそれらのトランジスタのオン、オフ動作によ
り該入力信号の論理積をとって該第２の信号線から出力
するＡＮＤ回路と、前記クロックパルスに同期してオン
。
に同期して入力信号が与えられる複数本の第１の信号線
と前記クロックパルスに同期してプルアップされる複数
本の第２の信号線との交差箇所に複数個のトランジスタ
が接続されそれらのトランジスタのオン、オフ動作によ
り該入力信号の論理積をとって該第２の信号線から出力
するＡＮＤ回路と、前記クロックパルスに同期してオン
。
オフし前記第２の信号線からの出力信号を転送するゲー
ト回路と、前記クロックパルスに同期してプルアップさ
れる複数本の第３の信号線と前記ゲート回路から出力信
号が供給される複数本の第４の信号線との交差箇所に複
数個のトランジスタが接続されそれらのトランジスタの
オン、オフ動作により前記ゲート回路からの出力信号の
論理和をとって該第３の信号線から出力するＯＲ回路と
を備えた同期式の半導体論理回路において、遅延回路を
設けたものである。
ト回路と、前記クロックパルスに同期してプルアップさ
れる複数本の第３の信号線と前記ゲート回路から出力信
号が供給される複数本の第４の信号線との交差箇所に複
数個のトランジスタが接続されそれらのトランジスタの
オン、オフ動作により前記ゲート回路からの出力信号の
論理和をとって該第３の信号線から出力するＯＲ回路と
を備えた同期式の半導体論理回路において、遅延回路を
設けたものである。
ここで、遅延回路は、クロックパルスに同期してプルア
ップされる第５の信号線を有し、その第５の信号線と第
１の信号線との交差箇所にその第１の信号線の電位によ
りオン、オフ制御され該第５の信号線の電位を制御する
複数個のトランジスタが接続され、かつ該第５の信号線
に遅延用の容量が接続され前記ゲート回路のオン、オフ
動作を一定時間遅らせる回路である。
ップされる第５の信号線を有し、その第５の信号線と第
１の信号線との交差箇所にその第１の信号線の電位によ
りオン、オフ制御され該第５の信号線の電位を制御する
複数個のトランジスタが接続され、かつ該第５の信号線
に遅延用の容量が接続され前記ゲート回路のオン、オフ
動作を一定時間遅らせる回路である。
（作用）
本発明によれば、以上のように同期式の半導体論理回路
を構成したので、遅延回路は製造ばらつきや、動作条件
変動に対してＡＮＤ回路と同一の特性を持たせて形成す
ることが可能となるため、容量に安定した遅延機能を持
たせ、適確な遅延時間を有するゲート回路のオン、オフ
動作が行える。
を構成したので、遅延回路は製造ばらつきや、動作条件
変動に対してＡＮＤ回路と同一の特性を持たせて形成す
ることが可能となるため、容量に安定した遅延機能を持
たせ、適確な遅延時間を有するゲート回路のオン、オフ
動作が行える。
これにより、遅延時間設定の容易性と動作速度の高速性
、および低消費電力化が図れる。従って前記問題点を除
去できるのである。
、および低消費電力化が図れる。従って前記問題点を除
去できるのである。
（実施例）
第１図は本発明の実施例を示す半導体論理回路を示すも
ので、１クロツクパルスで動作するＣ）ＩＯ３構成の同
期式ＰＬＡ回路の回路図が示されている。
ので、１クロツクパルスで動作するＣ）ＩＯ３構成の同
期式ＰＬＡ回路の回路図が示されている。
なお、従来の第２図中の要素と同一の要素には同一の符
号が付されている。
号が付されている。
このＰＬＡ回路が従来の第２図のＰＬＡ回路と異なる点
は、第２図の信号転送用ゲート回路３０をその中の遅延
回路３１を除いてＡＮＤゲート３２．３３−１〜３３−
４のみで構成される信号転送用ゲート回路３〇八で置き
換え、該遅延回路３１に代えて遅延回路１００をＡＮＤ
回路２０側に設けたことである。
は、第２図の信号転送用ゲート回路３０をその中の遅延
回路３１を除いてＡＮＤゲート３２．３３−１〜３３−
４のみで構成される信号転送用ゲート回路３〇八で置き
換え、該遅延回路３１に代えて遅延回路１００をＡＮＤ
回路２０側に設けたことである。
この遅延回路１００は、ソースに電源電圧ＶＤＤがゲー
トにクロックパルスφが与えられるＰＨ０８１０１を有
し、そのｐＨ０８ＩＯＩのドレインに第５の信号線１０
２が接続されている。第５の信号線１０２には各ＮＨＯ
３１０３−１、１０３−２のドレインが接続され、その
各ＮＨＯ３１０３−１、１０３−２のソースが接地され
ると共に、一方のＮＨＯ３１０３−１のゲートが第１の
信号２１−１に、他方のＮ）１０３１０３−２のゲート
が第１の信号線２１−２にそれぞれ接続されている。こ
こでＮ）ｌＯ３１０３−１、１０３−２は、信号伝播期
間にいずれががＨレベルになるような組み合せとし、通
常その組み合せは容易に設定できる。また第５の信号線
１０２には、各第１の信号線２１−３．２１−４との交
差箇所にそれぞれ遅延要素となる容ｆ１０４−１ 、１
０４−２が接続され、その容量１０４−１ 、１０４−
２が接地されると共に、該第５の信号線１０２がインバ
ータ１０５を介して信号転送用ゲート回路３０ＡのへＮ
Ｄゲート３２に接続されている。
トにクロックパルスφが与えられるＰＨ０８１０１を有
し、そのｐＨ０８ＩＯＩのドレインに第５の信号線１０
２が接続されている。第５の信号線１０２には各ＮＨＯ
３１０３−１、１０３−２のドレインが接続され、その
各ＮＨＯ３１０３−１、１０３−２のソースが接地され
ると共に、一方のＮＨＯ３１０３−１のゲートが第１の
信号２１−１に、他方のＮ）１０３１０３−２のゲート
が第１の信号線２１−２にそれぞれ接続されている。こ
こでＮ）ｌＯ３１０３−１、１０３−２は、信号伝播期
間にいずれががＨレベルになるような組み合せとし、通
常その組み合せは容易に設定できる。また第５の信号線
１０２には、各第１の信号線２１−３．２１−４との交
差箇所にそれぞれ遅延要素となる容ｆ１０４−１ 、１
０４−２が接続され、その容量１０４−１ 、１０４−
２が接地されると共に、該第５の信号線１０２がインバ
ータ１０５を介して信号転送用ゲート回路３０ＡのへＮ
Ｄゲート３２に接続されている。
第７図（１） 、 （２）〜第９図（１） 、 （２）
はＡＮＤ回路２０及び遅延回路１００中の素子形状の構
成例を示す図である。
はＡＮＤ回路２０及び遅延回路１００中の素子形状の構
成例を示す図である。
第７図（１）はＡＮＤ回路２０における第１と第２の信
号線２１−１〜２１−４．２２−１〜２２−４の交差箇
所の配線図、第７図（２）はその構造図である。第７図
（２）に示すように、例えば半導体基板２００上の横方
向には帯状のＮ型アクティブ層２０１と第１の信号線２
１−１〜２１−４を構成する帯状のポリシリコン層２０
２とが形成され、さらにそのポリシリコン層２０２上の
縦方向には第２の信号線２２−１〜２２−４あるいは第
５の信号線旬２を構成するメタル層２０３が形成されて
いる。
号線２１−１〜２１−４．２２−１〜２２−４の交差箇
所の配線図、第７図（２）はその構造図である。第７図
（２）に示すように、例えば半導体基板２００上の横方
向には帯状のＮ型アクティブ層２０１と第１の信号線２
１−１〜２１−４を構成する帯状のポリシリコン層２０
２とが形成され、さらにそのポリシリコン層２０２上の
縦方向には第２の信号線２２−１〜２２−４あるいは第
５の信号線旬２を構成するメタル層２０３が形成されて
いる。
第８図（１）はＡＮＤ回路２０及び遅延回路１００にお
けるＮ）１０３２３−１１〜２３−４４ 、１０３−１
〜１０３−２の配線図、第８図（２）はその構造図であ
る。第８図（２）において、横方向に延びるＮ型アクテ
ィブ層２０１には縦方向にＮ型アクティブ層２０４が延
設され、そのＮ型アクティブ層２０４がコンタクト２０
５を通してメタル層２０３に接続されている。ここでＮ
型アクティブ層２０１はソース、Ｎ型アクティブ層２０
４はトレイン、及びポリシリコン層２０２はゲートとし
てＮＨＯ３が構成されている。
けるＮ）１０３２３−１１〜２３−４４ 、１０３−１
〜１０３−２の配線図、第８図（２）はその構造図であ
る。第８図（２）において、横方向に延びるＮ型アクテ
ィブ層２０１には縦方向にＮ型アクティブ層２０４が延
設され、そのＮ型アクティブ層２０４がコンタクト２０
５を通してメタル層２０３に接続されている。ここでＮ
型アクティブ層２０１はソース、Ｎ型アクティブ層２０
４はトレイン、及びポリシリコン層２０２はゲートとし
てＮＨＯ３が構成されている。
第９図（１）は遅延回路１００中の容量１０４−１ 。
１０４−２の配線図、第９図（２）はその構造図である
。
。
第９図（２）において一方のＮ型アクティブ層２０４Ａ
は他方のＮ型アクティブ層２０１と分離して半導体基板
２００中に形成され、容量１０４−１ 、１０４−２が
そのＮ型アクティブ層２０４Ａの接合容量として形成さ
れ、コンタクト２０５を通してメタル層２０３からなる
第５の信号線１０２に接続されている。この第９図（２
）の容量１０４−１ 、１０４−２は第８図（２）のＮ
ＨＯ３２３−１１〜２３−４４ 、１０３−１ 、１０
３−２と類似した形状をしている。
は他方のＮ型アクティブ層２０１と分離して半導体基板
２００中に形成され、容量１０４−１ 、１０４−２が
そのＮ型アクティブ層２０４Ａの接合容量として形成さ
れ、コンタクト２０５を通してメタル層２０３からなる
第５の信号線１０２に接続されている。この第９図（２
）の容量１０４−１ 、１０４−２は第８図（２）のＮ
ＨＯ３２３−１１〜２３−４４ 、１０３−１ 、１０
３−２と類似した形状をしている。
第１０図は第１図の動作を示すタイムチャートであり、
この図を参照しつつ第１図の動作を説明する。
この図を参照しつつ第１図の動作を説明する。
先ず、クロックパルスφがＬレベルのプリチャージ期間
に、ＰＭＯ３１１−１〜１１−４．４１−１〜４１−３
．１０１がオン状態になり、第２の信号線２２−１〜２
２−４、第３の信号線５１−１〜５１−３、及び第５の
信号線１０２が電源電圧ＶＤＤによりプリチャージされ
、Ｈレベルになる。このときＮＨＯ３２３−１１〜２３
−４４ 、５３−１１〜５３−３３ 、１０３−１ 、
１０３−２を通しての貫通電流をなくすために、ＡＮＤ
ゲート４−１〜４−４ 、３２を用いて第１の信号線２
１−１〜２１−４及びＡＮＤゲート３２の出力側をＬレ
ベルにし、Ｎ）１０ｓ２３−１１〜２３−４４ 、５３
−１１〜５３−３３ 、１０３−１ 、１０３−２をと
もにオフ状態にする。
に、ＰＭＯ３１１−１〜１１−４．４１−１〜４１−３
．１０１がオン状態になり、第２の信号線２２−１〜２
２−４、第３の信号線５１−１〜５１−３、及び第５の
信号線１０２が電源電圧ＶＤＤによりプリチャージされ
、Ｈレベルになる。このときＮＨＯ３２３−１１〜２３
−４４ 、５３−１１〜５３−３３ 、１０３−１ 、
１０３−２を通しての貫通電流をなくすために、ＡＮＤ
ゲート４−１〜４−４ 、３２を用いて第１の信号線２
１−１〜２１−４及びＡＮＤゲート３２の出力側をＬレ
ベルにし、Ｎ）１０ｓ２３−１１〜２３−４４ 、５３
−１１〜５３−３３ 、１０３−１ 、１０３−２をと
もにオフ状態にする。
次に、クロックパルスφがＨレベルの信号伝播期間にな
ると、ＰＭＯ３１１−１〜１１−４．４１−１〜４１−
３゜１０１がオフ状態となり、プリチャージを終了する
。
ると、ＰＭＯ３１１−１〜１１−４．４１−１〜４１−
３゜１０１がオフ状態となり、プリチャージを終了する
。
このとき同時に、例えば入力信号ＩＮ１はインバータ３
−１及びＡＮＤゲート４−１を通して第１の信号線２１
−１へ伝送されると共にＡＮＤゲート４−２を通して第
１の信号線２１−２へ伝送され、ＮＨＯ３２３−１１〜
２３−２４のオン、オフ状態が選択されることによって
第２の信号２２−１〜２２−４の電位が決定され、その
電位がＡＮＤゲート３３−１〜３３−４に入力される。
−１及びＡＮＤゲート４−１を通して第１の信号線２１
−１へ伝送されると共にＡＮＤゲート４−２を通して第
１の信号線２１−２へ伝送され、ＮＨＯ３２３−１１〜
２３−２４のオン、オフ状態が選択されることによって
第２の信号２２−１〜２２−４の電位が決定され、その
電位がＡＮＤゲート３３−１〜３３−４に入力される。
一方、インバータ３−１の反転動作により第１の信号線
２１−１または２１−２のいずれか一方がＨレベルであ
るから、ＮＨＯ３１０３−１または１０３−２のいずれ
か一方がオン状態となり、第５の信号線１０２をＬレベ
ルにする。
２１−１または２１−２のいずれか一方がＨレベルであ
るから、ＮＨＯ３１０３−１または１０３−２のいずれ
か一方がオン状態となり、第５の信号線１０２をＬレベ
ルにする。
ここで、第２の信号線２２−１〜２２−４及び第５の信
号線１０２の負荷容量は、容量１０４−１ 、１０４−
２が接続されているために第５の信号線１０２の方が大
きくなり、第２の信号線２２−１〜２２−４の方が第５
の信号線１０２より早く電位が決定される。従って、Ａ
ＮＤゲート３２によりその出力がＨレベルになってＡＮ
Ｄゲート３３−１〜３３−４を通して第４の信号線５２
−１〜５２−４に信号を伝播する時には、既に第２の信
号線２２−１〜２２−４の電位が決定している。
号線１０２の負荷容量は、容量１０４−１ 、１０４−
２が接続されているために第５の信号線１０２の方が大
きくなり、第２の信号線２２−１〜２２−４の方が第５
の信号線１０２より早く電位が決定される。従って、Ａ
ＮＤゲート３２によりその出力がＨレベルになってＡＮ
Ｄゲート３３−１〜３３−４を通して第４の信号線５２
−１〜５２−４に信号を伝播する時には、既に第２の信
号線２２−１〜２２−４の電位が決定している。
ＯＲ回路５０の第４の信号線５２−１〜５２−４に伝播
した信号は、例えばＮＨＯ３５３−１１のオン、オフ状
態を決定し、第３の信号線５１−１を通して出力信号０
ＵＴＩを出力し、１回の動作が終了する。
した信号は、例えばＮＨＯ３５３−１１のオン、オフ状
態を決定し、第３の信号線５１−１を通して出力信号０
ＵＴＩを出力し、１回の動作が終了する。
本実施例では、ＡＮＤ回路２０に隣接してその回路２０
の素子と同一または類似した形状の素子を有する遅延回
路１００を設けたので、それらＡＮＤ回路２０と遅延回
路１００は製造ばらつきや、動作条件変動に対して同一
の特性を示す。そのため遅延回路１００の遅延時間を簡
易、的確に設定でき、それによって動作速度の高速化が
図れる。さらに本実施例は同期式の回＃ｒ構成であるた
め、従来の非同期式回路に比べて電力消費が少なく、か
つ素子数が少ないという利点を有している。従って高速
マイクロプロセッサや高速信号処理プロセッサ等の種々
の集積回路に適用できる。
の素子と同一または類似した形状の素子を有する遅延回
路１００を設けたので、それらＡＮＤ回路２０と遅延回
路１００は製造ばらつきや、動作条件変動に対して同一
の特性を示す。そのため遅延回路１００の遅延時間を簡
易、的確に設定でき、それによって動作速度の高速化が
図れる。さらに本実施例は同期式の回＃ｒ構成であるた
め、従来の非同期式回路に比べて電力消費が少なく、か
つ素子数が少ないという利点を有している。従って高速
マイクロプロセッサや高速信号処理プロセッサ等の種々
の集積回路に適用できる。
なお、本発明は図示の実施例に限定されず、例えば第９
図の容量１０４−１ 、１０４−２をＰ型アクティブ層
等の他のもので構成しなり、第１図の回路のＮＨＯ３を
ＰＭＯ３に、ＰＨ０３をＮＨＯ３にしたり、入出力信号
数を他の数にしたり、あるいはＣＭＯ３１７４成に代え
てエンハンスメント型／デプレッション型回路構成（す
なわち、Ｅ／Ｄ型回路構成、あるいは負荷抵抗型回路構
成ともいう）にしてもよい。さらに第１図のＰＬＡ回路
をＲＯＭ回路に適用する等、種々の変形が可能である。
図の容量１０４−１ 、１０４−２をＰ型アクティブ層
等の他のもので構成しなり、第１図の回路のＮＨＯ３を
ＰＭＯ３に、ＰＨ０３をＮＨＯ３にしたり、入出力信号
数を他の数にしたり、あるいはＣＭＯ３１７４成に代え
てエンハンスメント型／デプレッション型回路構成（す
なわち、Ｅ／Ｄ型回路構成、あるいは負荷抵抗型回路構
成ともいう）にしてもよい。さらに第１図のＰＬＡ回路
をＲＯＭ回路に適用する等、種々の変形が可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、ＡＮＤ回
路側に遅延回路を設けたので、遅延回路は製造ばらつき
や、動作条件変動に対してＡＮＤ回路と同一の特性を持
たせることが可能になり、それによってその遅延回路の
遅延時間を簡易、的確に設定できる。、従って動作速度
の高速化が図れると共に、低消費電力化と素子数の低減
化という効果も期待できる。
路側に遅延回路を設けたので、遅延回路は製造ばらつき
や、動作条件変動に対してＡＮＤ回路と同一の特性を持
たせることが可能になり、それによってその遅延回路の
遅延時間を簡易、的確に設定できる。、従って動作速度
の高速化が図れると共に、低消費電力化と素子数の低減
化という効果も期待できる。
第１図は本発明の実施例を示す同期式ＰＬＡ回路の回路
図、第２図は従来の同期式ＰＬＡ回路の回路図、第３図
は第２図中の遅延回路の回路図、第４図は第２図のタイ
ミングチャート、第５図は従来の非同期式抵抗負荷型Ｐ
ＬＡ回路の回路図、第６図は従来の非同期式相補型ＰＬ
Ａ回路の回路図、第７図（１） 、 （２）は第１図中
の信号線の交差箇所の構成図、第８図（１） 、 （２
）は第１図中のＰＭＯ３の構成図、第９図（１） 、
（２）は第１図中の容量の構成図、第１０図は第１図の
タイムチャートである。 １・・・・・・入力信号用ゲート回路、１０・・・・・
・ＡＮＤ回路用プルアップ回路、２０・・・・・・ＡＮ
Ｄ回路、２１−１〜２１−４・・・・・・第１の信号線
、２２−１〜２２−４・・・・・・第２の信号線、２３
−１１〜２３−４４・・・・・・ＮＨＯ３，３０Ａ・・
・・・・信号転送用ゲート回路、４０・・・・・・ＯＲ
回路用プルアップ回路、５０・・・・・・ＯＲ回路、５
１−１〜５１−３・・・・・・第３の信号線、５２−１
〜５２−４・・・・・・第４の信号線、５３−１１〜５
３−３３・・・・・・Ｎ）ＩＱｓ、１００・・・・・・
遅延回路、１０１・・・・・・Ｐ）１０３．１０２・・
・・・・第５の信号線、１０３−１ 、１０３−２・・
・・・・Ｎ）ＩＯ３，１０４−１。 １０４−２・・・・・・容量、１０５・・・・・・イン
バータ、ＩＮｌ。 ＩＮ２・・・・・・入力信号、０ＵＴ１〜０１ＪＴ３・
・・・・・出力信号、φ・・・・・・クロックパルス。 出願人代理人 種 本 恭 成第１図 ＶＤＤ 見６図
図、第２図は従来の同期式ＰＬＡ回路の回路図、第３図
は第２図中の遅延回路の回路図、第４図は第２図のタイ
ミングチャート、第５図は従来の非同期式抵抗負荷型Ｐ
ＬＡ回路の回路図、第６図は従来の非同期式相補型ＰＬ
Ａ回路の回路図、第７図（１） 、 （２）は第１図中
の信号線の交差箇所の構成図、第８図（１） 、 （２
）は第１図中のＰＭＯ３の構成図、第９図（１） 、
（２）は第１図中の容量の構成図、第１０図は第１図の
タイムチャートである。 １・・・・・・入力信号用ゲート回路、１０・・・・・
・ＡＮＤ回路用プルアップ回路、２０・・・・・・ＡＮ
Ｄ回路、２１−１〜２１−４・・・・・・第１の信号線
、２２−１〜２２−４・・・・・・第２の信号線、２３
−１１〜２３−４４・・・・・・ＮＨＯ３，３０Ａ・・
・・・・信号転送用ゲート回路、４０・・・・・・ＯＲ
回路用プルアップ回路、５０・・・・・・ＯＲ回路、５
１−１〜５１−３・・・・・・第３の信号線、５２−１
〜５２−４・・・・・・第４の信号線、５３−１１〜５
３−３３・・・・・・Ｎ）ＩＱｓ、１００・・・・・・
遅延回路、１０１・・・・・・Ｐ）１０３．１０２・・
・・・・第５の信号線、１０３−１ 、１０３−２・・
・・・・Ｎ）ＩＯ３，１０４−１。 １０４−２・・・・・・容量、１０５・・・・・・イン
バータ、ＩＮｌ。 ＩＮ２・・・・・・入力信号、０ＵＴ１〜０１ＪＴ３・
・・・・・出力信号、φ・・・・・・クロックパルス。 出願人代理人 種 本 恭 成第１図 ＶＤＤ 見６図
Claims (1)
- 【特許請求の範囲】 クロックパルスに周期して入力信号が与えられる複数本
の第１の信号線と前記クロックパルスに同期してプルア
ップされる複数本の第２の信号線との交差箇所に複数個
のトランジスタが接続されそれらのトランジスタのオン
、オフ動作により該入力信号の論理積をとって該第２の
信号線から出力するアンド回路と、前記クロックパルス
に同期してオン、オフし前記第２の信号線からの出力信
号を転送するゲート回路と、前記クロックパルスに同期
してプルアップされる複数本の第３の信号線と前記ゲー
ト回路から出力信号が供給される複数本の第４の信号線
との交差箇所に複数個のトランジスタが接続されそれら
のトランジスタのオン、オフ動作により前記ゲート回路
からの出力信号の論理和をとって該第３の信号線から出
力するオア回路とを備えた半導体論理回路において、 前記クロックパルスに同期してプルアップされる第５の
信号線を有し、その第５の信号線と前記第１の信号線と
の交差箇所にその第１の信号線の電位によりオン、オフ
制御され該第５の信号線の電位を制御する複数個のトラ
ンジスタが接続され、かつ該第５の信号線に遅延用の容
量が接続され前記ゲート回路のオン、オフ動作を一定時
間遅らせる遅延回路を、設けたことを特徴とする半導体
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP951887A JP2544732B2 (ja) | 1987-01-19 | 1987-01-19 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP951887A JP2544732B2 (ja) | 1987-01-19 | 1987-01-19 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63177615A true JPS63177615A (ja) | 1988-07-21 |
| JP2544732B2 JP2544732B2 (ja) | 1996-10-16 |
Family
ID=11722479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP951887A Expired - Lifetime JP2544732B2 (ja) | 1987-01-19 | 1987-01-19 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544732B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0329419A (ja) * | 1989-06-26 | 1991-02-07 | Nec Corp | ダイナミックプログラマブルロジックアレイ |
| JPH03101414A (ja) * | 1989-09-14 | 1991-04-26 | Nec Ic Microcomput Syst Ltd | プログラマブルロジックアレイ |
| EP0458362A2 (en) * | 1990-05-24 | 1991-11-27 | Kabushiki Kaisha Toshiba | Low power consumption programmable logic array (PLA) and data processing system incorporating the PLA |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020632A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Ｎｏｒ回路 |
| JPS60233933A (ja) * | 1984-05-04 | 1985-11-20 | Nec Corp | プログラム可能な論理アレイ |
-
1987
- 1987-01-19 JP JP951887A patent/JP2544732B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020632A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Ｎｏｒ回路 |
| JPS60233933A (ja) * | 1984-05-04 | 1985-11-20 | Nec Corp | プログラム可能な論理アレイ |
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| JPH0329419A (ja) * | 1989-06-26 | 1991-02-07 | Nec Corp | ダイナミックプログラマブルロジックアレイ |
| JPH03101414A (ja) * | 1989-09-14 | 1991-04-26 | Nec Ic Microcomput Syst Ltd | プログラマブルロジックアレイ |
| EP0458362A2 (en) * | 1990-05-24 | 1991-11-27 | Kabushiki Kaisha Toshiba | Low power consumption programmable logic array (PLA) and data processing system incorporating the PLA |
| JPH04227327A (ja) * | 1990-05-24 | 1992-08-17 | Toshiba Corp | 低消費電力型プログラマブルロジックアレイおよびそれを用いた情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2544732B2 (ja) | 1996-10-16 |
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