DE602005006093T2 - Halbleiterspeicherbauelement mit schwebendem Körper und Herstellungsverfahren desselben - Google Patents

Halbleiterspeicherbauelement mit schwebendem Körper und Herstellungsverfahren desselben Download PDF

Info

Publication number
DE602005006093T2
DE602005006093T2 DE602005006093T DE602005006093T DE602005006093T2 DE 602005006093 T2 DE602005006093 T2 DE 602005006093T2 DE 602005006093 T DE602005006093 T DE 602005006093T DE 602005006093 T DE602005006093 T DE 602005006093T DE 602005006093 T2 DE602005006093 T2 DE 602005006093T2
Authority
DE
Germany
Prior art keywords
charge
charge storage
cross
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE602005006093T
Other languages
English (en)
Other versions
DE602005006093D1 (de
Inventor
Luc Haspeslagh
Maarten Rosmeulen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of DE602005006093D1 publication Critical patent/DE602005006093D1/de
Application granted granted Critical
Publication of DE602005006093T2 publication Critical patent/DE602005006093T2/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft allgemein Halbleitervorrichtungen, insbesondere FinFET-CMOS-Speichervorrichtungen, und Verfahren zur Herstellung derartiger Vorrichtungen.
  • STAND DER TECHNIK
  • Beim Verarbeiten elektronischer Daten müssen diese Daten in Speicherzellen gespeichert werden. Diese Speicherzellen können entweder als ein selbstständiger Speicher in einem zugeordneten Speicherchip integriert sein, oder sie können auf dem Logikchip eingebettet sein, der die Datenverarbeitungsschaltkreise enthält. Eingebettete Speicherzellen bieten den Vorteil, einen schnellen Datenzugriff für derartige Logikschaltkreise bereitzustellen, aber da diese eingebetteten Speicherzellen auf demselben Halbleitersubstrat wie die Logikschaltkreise angeordnet sind, werden strenge Bedingungen bezüglich der Leistung und der Fläche auferlegt, die von den eingebetteten Speicherzellen verbraucht werden. Vorzugsweise werden die eingebetteten Speicherzellen durch den gleichen Fertigungsablauf der Halbleitertechnologie ausgebildet, der zum Ausbilden der Logikzellen verwendet wird, oder zumindest mit einer minimalen Anzahl von zusätzlichen Prozessschritten. Üblicherweise werden RAM (Speicher mit wahlfreiem Zugriff – random access memory)-Speicherzellen als eingebetteter Speicher verwendet, da dieses Speicherkonzept den schnellsten Datenzugriff auf einzelne Bits ermöglicht. RAM-Speicherzellen werden oft als flüchtig gekennzeichnet, da die Daten, die in einer derartigen RAM-Speicherzelle enthalten sind, verloren sind, wenn die Stromversorgung des Chips abgeschaltet wird.
  • Das Bestreben nach einer ständigen Verbesserung hinsichtlich der gesamten Fertigungskosten und der Leistungsfähigkeit der Schaltkreise führt zu einer Maßstabreduzierung der Halbleitertechnologie und zum Entwurf immer komplexerer Datenverarbeitungsschaltkreise, die einen größeren Speicherbedarf haben, was zu einem ständig zunehmenden Platzbedarf der Speicherblöcke für eine gegebene Chipfläche führt. Jahrelang sind klassische SRAM(statische RAM)-Zellen mit sechs Transistoren verwendet worden, um RAM-Speicherzellen in Logikschaltungen einzubetten. Da eine derartige SRAM-Zelle aus 6 Transistoren aufgebaut ist, hat sie einen beträchtlichen Flächenbedarf, üblicherweise 150 F2, wobei F die minimale Strukturgröße für eine gegebene Generation der Halbleiter-Prozesstechnologie ist, z. B. 65 nm oder 45 nm. Wenn demzufolge die Speicherblöcke einen größeren Teil der Siliziummasse einnehmen müssen, werden die SRAM-Zellen flächenaufwändige Alternative für den eingebetteten Speicher bilden. Andererseits weisen DRAM(dynamische RAM)-Speicherzellen als Hauptvorteil ihre geringe Zellengröße auf. Eine DRAM-Zelle ist gewöhnlich aus 1 Transistor und 1 Kondensator aufgebaut, welche in eine Fläche von 8 F2 passen. Die DRAM-Technologie ist jedoch sehr komplex. Es ist deshalb tragbar, sie zur Herstellung selbstständiger Speicherchips zu verwenden. Wenn die DRAM-Speicherzellen jedoch in einen Chip eingebettet werden, der Logikschaltkreise enthält, dann macht eine Kostenzunahme von 25% bis 30% die Herstellung eines eingebetteten DRAM wieder zu einer sehr verfahrensaufwändigen Lösung. Es gibt einen klaren Bedarf an einer eingebetteten RAM-Technologie, die weniger Chipfläche als der SRAM-Ansatz erfordert und die in einer Halbleitertechnologie hergestellt werden kann, die weniger komplex als der DRAM-Ansatz ist. Es wurden unterschiedliche Alternativen für eine solche eingebettete RAM-Technologie vorgeschlagen.
  • In der US-Patentanmeldung US-6744676 wird ein Konzept eines 1T-SRAM vorgestellt, in dem die Daten auf dem Kondensator gespeichert werden, der einem Transistor zugeordnet ist. Obwohl diese Alternative eine Flächenreduktion ermöglicht, wobei die Komplexität des Verfahrens im Prozess wesentlich erhöht wird, hängt der Flächengewinn von der Technologiegeneration ab, in welcher die eingebettete Speicherzelle hergestellt wird. Für ältere Technologien, in denen die sogenannten großen Technologieknoten z. B. eine minimale Strukturgröße F von mehr als 0,13 μm aufweisen, ist die Abnahme des Flächenbedarfs im Vergleich zum SRAM-Ansatz beträchtlich. Da sich die Kondensatorfläche nicht maßstäblich mit der Technologie verändert, wird diese Flächenabnahme vernachlässigbar, wenn zu kleineren Technologieknoten übergegangen wird.
  • Von M. Tack et al wird in 'The multistable chargecontrolled memory effect in SoI MOS transistors at Low Temperatures' (IEEE Transactions an Electron Devices, Bd. 37, Nr. 5, Mai 1990, S. 1373–1382) vorgeschlagen, den multistabilen ladungsgesteuerten Speichereffekt in MOS-Transistoren mit Silizium-auf-Isolator (SoI) als Basismechanismus für den Aufbau von RAM-Speicherzellen zu verwenden. Durch Injektion von Ladung – entweder durch Tunneln oder durch Stoßionisation – in den Körper eines SOI-Transistors verändert sich die Schwellenspannung dieses Transistors als eine Funktion der injizierten Ladungsmenge. Dieser Speichereffekt wird auch in der US-Patentschrift US-6621725 und der Europäischen Patentschrift EP 1355361 ausgenutzt. Obwohl die offenbarten Technologien die Verwendung eines SoI-Wafers als Ausgangssubstrat erfordern, offenbaren Ranica et al in 'A one transistor cell an bulk substrate (1T-bulk) for low-cost and high-density eDRAM' (2004 Symposium an VLSI Technology, S. 128–129), dass dieser multistabile ladungskontrollierte Speichereffekt auf einem Volumenwafer erhalten werden kann, wobei anstelle eines Oxids ein überdecktes Implantat verwendet wird, um den Körper des Transistors vom Volumen des Wafers zu trennen. Obwohl der letztere Ansatz eine eingebettete RAM-Techologie ermöglicht, die weniger Chipfläche als der SRAM-Ansatz erfordert und die in einer Halbleitertechnologie hergestellt werden kann, die weniger komplex als der DRAM-Ansatz ist, erlaubt sie keine gute Kontrolle über die Menge der gespeicherten Ladung und deren Erhaltung. Folglich gibt es einen Bedarf an einer eingebetteten RAM-Speichervorrichtung, die eine bessere Kontrolle über die Speicherung und Erhaltung der Ladung im Körper eines Transistors bietet. Vorzugsweise erfordert diese eingebettete Speichervorrichtung weniger Chipfläche. Vorzugsweise kann diese eingebettete Speichervorrichtung in einer Abfolge von Halbleiterfertigungsprozessen für Logikvorrichtungen hergestellt werden, ohne die Komplexität des Prozesses zu erhöhen.
  • In der Patentanmeldung DE 10204871-A1 wird eine kondensatorfreie Eintransistor-DRAM-Zelle offenbart. Der Kanalbereich und die Source-Drain-Bereiche sind vertikal an einer Seitenwand einer dielektrischen Grabenfüllung angeordnet. Auf der gegenüberliegenden Seite wird das Halbleitermaterial begrenzt durch das Gate-Dielektrikum und die Gate-Elektrode, die in einer Aussparung des Halbleiter materials angeordnet ist. Eine Speicherzellmatrix weist eine Vielzahl von vertikal ausgerichteten streifenförmigen Halbleiterbereichen auf, in denen Source-Drain-Bereiche oben und unten implantiert sind, und dazwischen liegt ein Kanalbereich, der an allen Seiten in isolierendes Material eingebettet ist, als ein potenzialfreier Körper vor. In WO 2004/038770 wird eine DRAM-Vorrichtung auf Basis eines FinFET offenbart.
  • ZIELSTELLUNGEN DER ERFINDUNG
  • Die vorliegende Erfindung betrifft eine eingebettete Speichervorrichtung, die zum Speichern von Ladung im Halbleiterkörper der Vorrichtung in der Lage ist, wobei eine bessere Kontrolle über die Ladung und die Ladungserhaltung aufrechterhalten wird. Sie betrifft ferner ein Verfahren zur Herstellung derartiger Vorrichtungen.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Die Erfindung betrifft eine Vorrichtung für das Speichern von Ladung, wie sie in Anspruch 1 definiert ist, und ein Herstellungsverfahren dafür, wie es in Anspruch 13 definiert ist. Spezielle Ausführungsformen sind in den abhängigen Ansprüchen definiert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 stellt einen Querschnitt entlang der Lamelle einer SoI-Speichervorrichtung vom Stand der Technik in dem Körper dar, dessen Ladung gespeichert werden kann.
  • 2 stellt eine Draufsicht einer erfindungs gemäßen Ladungsspeicherungsvorrichtung dar, die zwei schmalere äußere Abschnitte und einen von diesen beidseitig eingefassten breiteren inneren Abschnitt aufweist.
  • 3 stellt schematisch einen Querschnitt AA der Vorrichtung von 2 dar.
  • 4 stellt das elektrische Ersatzschema der in 2 dargestellten Vorrichtung dar.
  • 5 stellt eine Ladungsspeicherungsvorrichtung mit nur einem Verbindungsbereich dar.
  • 6a und 6b stellen alternative Ausführungsformen der Ladungsspeicherungsvorrichtung dar.
  • 7 stellt die Definition der Querschnittsfläche dar.
  • 8 stellt eine Draufsicht einer Doppelgatevorrichtung dar, die gemäß einer Ausführungsform zwei Gates aufweist.
  • 9 stellt das elektrische Ersatzschema der in 8 dargestellten Vorrichtung dar.
  • 10 stellt eine Draufsicht einer Ladungsspeicherungsvorrichtung mit zwei schmaleren äußeren Abschnitten und einem von ihnen beidseitig eingefassten breiteren inneren Abschnitt dar, wobei jeder Abschnitt sein eigenes Gate aufweist.
  • 11 stellt einen Querschnitt AA der in 10 dargestellten Vorrichtung dar.
  • 12 stellt eine Draufsicht einer Vorrichtung gemäß einer Ausführungsform der Erfindung dar, die eine asymmetrische Lage des Körpers 12 aufweist.
  • 13 stellt eine Draufsicht einer Vorrichtung gemäß einer Ausführungsform der Erfindung dar, die mehrere äußere Abschnitte 13 und mehrere Körper 12 aufweist.
  • 14 stellt den Einsatz einer Vorrichtung in der maskenfreien Lithografie gemäß einer Ausführungsform der Erfindung dar.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • 1 zeigt schematisch eine SoI-FinFET-Vorrichtung vom Stand der Technik, die als eine eingebettete Speichervorrichtung verwendet werden kann. In einer Halbleiterschicht 4 ist ein Halbleiterkern 7 zwischen einem Source-Bereich 5 und einem Drain-Bereich 6 vorgesehen. Der Halbleiterkern 7 ist mit einem Gate 8 abgedeckt. Das Gate besteht aus einem dielektrischen Gate-Stapel 9, der mindestens ein Dielektrikum, z. B. Oxid, und eine Gateelektrode 10, wie z. B. polykristallines Silizium, Germanium oder Metall, umfasst. Die physikalischen Charakteristika der Source 5 und des Drain 6 werden erhalten, indem in ihnen ein spezifisches Dotierungsprofil geschaffen wird. Das Injizieren von Ladungsträgern in den Halbleiterkern 7 des Transistors moduliert die Schwellenspannung des Transistors. Diese Ladung fließt als Ileak über die Übergänge zwischen dem Kern, welcher den einen Dotierungstyp aufweist (z. B. Dotierung vom p-Typ), und den Source 5/Drain 6, welche den anderen Dotierungstyp aufweisen (z. B. Dotierung vom n-Typ), ab.
  • Die Ladung kann auf verschiedenen Wegen, z. B. durch Stoßionisation, Tunneln oder Strahlung, in den Halbleiterkern der Vorrichtung eingeführt werden. Diese Mechanismen sind in der Literatur gut beschrieben. EP 1355361 und EP 1405314 beschreiben die Erzeugung einer beweglichen Ladung im Körper durch Stoßionisation eines Drain-Stromes Idrain (zum Beispiel 1a und 1b von EP 1355361 und die zugehörigen Abschnitte in der Beschreibung), durch einen Tunnelstrom (zum Beispiel induziertes Kriechen zwischen Gate und Drain gemäß EP 1355361 , veranschaulicht in 2) oder durch elektromagnetische Strahlung hv, die auf die Halbleitervorrichtung auftrifft (z. B. 18 von EP 1405314 und der entsprechende Abschnitt in der Beschreibung). Der Halbleiterkern 7 weist einen verarmten Teil 17 des Körpers und einen Neutralteil 18 für das darin Speichern der beweglichen Ladung auf.
  • Die 2 und 3 zeigen eine bevorzugte Ausführungsform einer erfindungsgemäßen Vorrichtung für die Ladungsspeicherung. Sie ist als eine FinFET-Vorrichtung dargestellt, die zwischen einem Source-Bereich 5 und einem Drain-Bereich 6 ein Gate 8 aufweist, das mit einer Lamelle 11 versehen ist. Das Gate überdeckt die Lamelle an drei Seiten: der oberen Fläche und den zwei Seiten. Wenn eine Spannung zwischen dem Source- und dem Drain-Bereich angelegt wird, dann werden die Ladungsträger im Kanal durch das elektrische Feld zwischen Source und Drain bewegt. Der Kanal umfasst einen inneren Abschnitt (Körper 12), um darin die Ladung zu speichern, und zwei Verbindungsbereiche 13, die an den Körper angeschlossen sind. Durch die Verbindungsbereiche 13 wird die Ladung dem Körper 12 zu- und von ihm abgeführt. Wie in 2 dargestellt ist, weisen die Verbindungsbereiche 13 eine Querschnittsfläche auf, die kleiner ist als die Querschnittsfläche des ladungsspeichernden Körpers 12. Da der mittlere Teil des Kanals breiter hergestellt ist als die äußeren Teile, wird der Kanalbereich in drei Teile unterteilt.
  • Die äußeren Teile des Kanals können als Transistoren angesehen werden, die eine dünne Lamelle aufweisen und deshalb als vollständig verarmte SoI-Transistoren arbeiten können. Das bedeutet, dass keine bewegliche Ladung in diesen Bereichen gespeichert werden kann. Die kleine Breite erlaubt eine uneingeschränkte Kontrolle über die Ladung innerhalb der Lamelle, und folglich kann die vollständige Verarmung erreicht werden. Der mittlere Teil wird derart groß hergestellt, dass eine teilweise verarmte Vorrichtung erzeugt wird, wobei Raum für einen Neutralteil des Körpers 12 gelassen wird, um freie Ladungen anzusammeln. 4 stellt das elektrische Ersatzschema der in 2 dargestellten Vorrichtung dar.
  • Unter Verwendung dieser Struktur ist die im Körper des Transistors gesammelte Ladung auf den Zentralteil der Vorrichtung beschränkt, weit weg von den Übergängen. Der Leckstrom des Übergangs, der durch ein von Haftstellen unterstütztes Tunneln von Band zu Band beherrscht wird, bestimmt nicht länger das Abfließen der Ladung. Das Gate steuert unabhängig vom Übergangspotenzial den Verarmungsbereich, der die gespeicherte Ladung und die Source/Drain-Übergänge voneinander trennt. Das bedeutet, dass das elektrische Feld in der Nähe der Source-Drain-Übergänge auch verringert wird, ohne dass eine komplizierte Konstruktion der Übergänge benötigt wird, um Übergänge mit einem geringen Abfließen zu erhalten.
  • In einer erfindungsgemäßen Vorrichtung zur Ladungsspeicherung genügt es, über mindestens einen Verbindungsbereich mit einer Querschnittsfläche zu verfügen, die – wie z. B. in 5 – kleiner ist als die Querschnittsfläche des Körpers 12. Der schmalere Kanalteil 13 erzeugt eine physikalische Barriere für den Leckstrom zwischen dem ladungsspeichernden Körper und dem Drain-Bereich 6. In diesem Falle müssen andere Maßnahmen ergriffen werden (z. B. Verwenden eines geeigneten Dotierungsprofils), um mit dem Leckstrom zwischen dem Körper 12 und der Source 5 fertig zu werden.
  • Die 6a und 6b zeigen alternative Ausführungsformen der Ladungsspeicherungsvorrichtung. Mit diesen Figuren soll lediglich herausgestellt werden, dass für die Lamelle 11 eine beliebige Form möglich ist, solange eine Einengung an mindestens einer Seite der Ladungsspeicherungsvorrichtung mit geometrischen Mitteln derart geschaffen wird, dass die Ladung daran gehindert wird, an dieser mindestens einen Seite aus dem Köper heraus abzufließen.
  • Mit 7 wird erklärt, dass die Querschnittsfläche eines Verbindungsbereichs oder eines ladungsspeichernden Körpers in einer Richtung zu nehmen ist, die senkrecht zur Ladungszuführungsrichtung ist. Die Ladungszuführungsrichtung ist durch eine gestrichelte Linie gekennzeichnet. Sogar bei der ungewöhnlichen Form des Kanals in 7 ist die Querschnittsfläche zwischen Source- und Drain-Bereich nicht überall die gleiche (siehe den Querschnitt an der Stelle 12A gegenüber 13A).
  • In einer bevorzugten Ausführungsform weist die Vorrichtung mindestens eine Gate-Elektrode auf, die dielektrisch an den Körper gekoppelt ist. Das Vorhandensein von zwei Gates kann einerseits genutzt werden, das Potenzial des Körpers zu modulieren ('Backbias'), und andererseits, um den An/Aus-Zustand der Vorrichtung unabhängig zu steuern ('Frontbias') (siehe die 8 und 9). Ein derartiges Doppelgate ist von Vorteil, wenn eine vollständig verarmte Vorrichtung verwendet wird. 8 zeigt mit einer gestrichelten Linie auch die Ladungszuführungsrichtung an, welche die in Betracht kommenden Querschnittsflächen festlegt: sie sind senkrecht zur Ladungszuführungsrichtung.
  • Wie in 10 (und in der Querschnittsansicht von 11) dargestellt ist, kann ferner für jeden Verbindungsbereich mindestens eine Gate-Elektrode vorgesehen sein. Die Gate-Elektrode(n) ist(sind) dielektrisch an den Verbindungsbereich gekoppelt. Mindestens zwei der Elektroden können elektrisch gekoppelt sein. In einer weiteren Ausführungsform wird die Ausbildung verschiedener 'Front'-Gates betrachtet: d. h. ein Gate, das den inneren Anteil überdeckt, und zwei andere Gates, von denen jedes einen äußeren Anteil überdeckt. Das innere Gate und die zwei äußeren Gates wirken unabhängig, d. h. sie können zu unterschiedlichen Zeiten auf unterschiedliche Spannungen voreingestellt werden, wobei vorzugsweise die zwei äußeren Gates verbunden sein sollten, um eine genau gleiche Vorspannung der zwei äußeren Gates zu gewährleisten. 12 zeigt andererseits eine Draufsicht einer Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung, die eine asymmetrische Lage des Körpers 12 aufweist.
  • Es kann auch der Einsatz von mehreren Sätzen in Reihe geschalteter Abschnitte 12/13 in Betracht gezogen werden. In einer speziellen Ausführungsform weist die Ladungsspeicherungsvorrichtung mehr als einen Körper 12 auf. 13 stellt ein solches Beispiel dar, wobei beide Möglichkeiten kombiniert sind: zwischen der Source 5 und dem Drain 6 sind zwei parallele Sätze in Reihe geschalteter Körper/äußerer Abschnitte vorgesehen.
  • Es sollten andere Anwendungen der Vorrichtung, z. B. als Sensor oder Detektor, erörtert werden. Die im Körper der Vorrichtung gespeicherte Ladung kann auch von einer elektromagnetischen Strahlung herrühren. In diesem Falle kann die Vorrichtung in der maskenfreien Lithografie verwendet werden, um die Arbeit des Beleuchtungsmechanismus zu kalibrieren. 14 veranschaulicht die Projektion von Licht 16 aus einer Lichtquelle 14, das durch die Spiegel 15 zu einer Gruppe 1 von erfindungsgemäßen Speichervorrichtungen hin reflektiert wird. Die Verteilung der Ladung über die Gruppe 1 zeigt das einwirkende Lichtmuster an.
  • Die vorliegende Erfindung betrifft auch ein Fertigungsverfahren für eine Ladungsspeicherungsvorrichtung und eine Vorrichtung mit eingebettetem Speicher, wie sie zuvor beschrieben wurden. Verfahren zur Herstellung von FinFET-Vorrichtungen sind vom Stand der Technik her, zum Beispiel aus den Patentanmeldungen EP 1498958A2 und EP 1503424A2 , bekannt. Fachleuten auf dem Gebiet der Abscheidungstechniken ist somit bekannt, wie eine Schicht auszubilden ist, welche den Körper der Ladungsspeicherungsvorrichtung einhüllt. Zum Erzeugen einer Membran mit veränderlicher Breite ist nur ein Lithografieschritt auszuführen: wenn die Membran 11 lithografisch festgelegt wird, dann wird das gewünschte Layout der Membran, die z. B. über ihre Längsrichtung hinweg einen nicht konstanten Querschnitt aufweist, gedruckt. Dieser Ablauf ist vollständig kompatibel mit einer bekannten Prozessform zur Herstellung von FinFETs, da er in seinen Grundformen nur die lokale Modifikation der Lamelle für die Speichervorrichtungen erfordert, während für die Logikvorrichtungen die Breite der Lamelle konstant bleibt.

Claims (13)

  1. Vorrichtung für die Ladungsspeicherung, umfassend einen elektrisch potenzialfreien Körper (12), um darin Ladung zu speichern, und mindestens einen Verbindungsbereich (13), der an den Körper angeschlossen und dafür eingerichtet ist, dem Körper Ladung zuzuführen und von ihm abzuführen, wobei der Körper und der mindestens eine Verbindungsbereich aus einem Halbleitermaterial bestehen und zwischen der Source und dem Drain eines Feldeffekttransistors (FET) angeordnet sind, wobei der Körper (12) dielektrisch an eine Gate-Elektrode des FET gekoppelt ist, dadurch gekennzeichnet, dass mindestens einer von dem mindestens einen Verbindungsbereich eine Querschnittsfläche aufweist, die kleiner ist als der Querschnitt des ladungsspeichernden Körpers, wobei die Querschnittsfläche senkrecht zur Ladungszuführungsrichtung ist.
  2. Vorrichtung für die Ladungsspeicherung nach Anspruch 1, die zwei Verbindungsbereiche umfasst.
  3. Vorrichtung für die Ladungsspeicherung nach Anspruch 2, wobei ein Verbindungsbereich ferner mit der Source und ein Verbindungsbereich mit dem Drain verbunden sind.
  4. Vorrichtung für die Ladungsspeicherung nach Anspruch 1, 2 oder 3, die mehr als einen Körper umfasst.
  5. Vorrichtung für die Ladungsspeicherung nach Anspruch 1, ferner für jeden Verbindungsbereich mindestens eine Gate-Elektrode umfassend, die dielektrisch an den Verbindungsbereich gekoppelt ist.
  6. Vorrichtung für die Ladungsspeicherung nach Anspruch 5, wobei mindestens zwei der Gate-Elektroden elektrisch verbunden sind.
  7. Vorrichtung für die Ladungsspeicherung nach einem der vorhergehenden Ansprüche, wobei die Ladungsspeicherungsvorrichtung eine FinFET-Vorrichtung ist.
  8. Vorrichtung für die Ladungsspeicherung nach einem der vorhergehenden Ansprüche, wobei die Vorrichtung auf einem Substrat ausgebildet ist, wobei das Substrat dielektrisch von der Vorrichtung isoliert ist.
  9. Vorrichtung für die Ladungsspeicherung nach Anspruch 8, wobei das Substrat eine Halbleiter-auf-Isolator-Struktur ist.
  10. Vorrichtung für die Ladungsspeicherung nach Anspruch 9, wobei die Struktur Halbleiter-auf-Isolator eine Struktur Silizium-auf-Isolator oder Germanium-auf-Isolator ist.
  11. Vorrichtung für die Ladungsspeicherung nach Anspruch 8, wobei das Substrat ein kompaktes Halbleitersubstrat ist.
  12. Speichervorrichtung, die eine Vorrichtung für die Ladungsspeicherung nach einem der Ansprüche 1 bis 11 umfasst.
  13. Verfahren zur Herstellung einer Ladungsspeicherungs vorrichtung nach einem der vorhergehenden Ansprüche, das die Schritte umfasst: – Bereitstellen eines Substrats mit einer Halbleiterschicht – Formung der Halbleiterschicht zum Ausbilden einer Source, eines Drain und einer Lamelle darin, wobei die Lamelle einen elektrisch potenzialfreien Körper, um darin Ladung zu speichern, und mindestens einen Verbindungsbereich umfasst, und – Ausbilden eines Gate über der Lamelle, dadurch gekennzeichnet, dass der Formungsschritt den Schritt zum Ausbilden des Körpers und des mindestens einen Verbindungsbereichs zwischen der Source und dem Drain umfasst, wobei der mindestens eine Verbindungsbereich eine Querschnittsfläche aufweist, die kleiner ist als der Querschnitt des ladungsspeichernden Körpers, wobei die Querschnittsfläche senkrecht zur Ladungszuführungsrichtung ist.
DE602005006093T 2005-02-21 2005-02-21 Halbleiterspeicherbauelement mit schwebendem Körper und Herstellungsverfahren desselben Active DE602005006093T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP05447039A EP1693898B1 (de) 2005-02-21 2005-02-21 Halbleiterspeicherbauelement mit schwebendem Körper und Herstellungsverfahren desselben

Publications (2)

Publication Number Publication Date
DE602005006093D1 DE602005006093D1 (de) 2008-05-29
DE602005006093T2 true DE602005006093T2 (de) 2009-05-20

Family

ID=34978803

Family Applications (1)

Application Number Title Priority Date Filing Date
DE602005006093T Active DE602005006093T2 (de) 2005-02-21 2005-02-21 Halbleiterspeicherbauelement mit schwebendem Körper und Herstellungsverfahren desselben

Country Status (3)

Country Link
EP (1) EP1693898B1 (de)
AT (1) ATE392716T1 (de)
DE (1) DE602005006093T2 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348642B2 (en) 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
DE102008016439A1 (de) * 2008-03-31 2009-10-01 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit potentialfreiem Körper für die Informationsspeicherung mit asymmetrischen Drain/Source-Gebieten
WO2019066791A1 (en) * 2017-09-27 2019-04-04 Intel Corporation MULTI-GRID THIN FILM TRANSISTOR MEMORY

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10204871A1 (de) * 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
DE10248722A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same

Also Published As

Publication number Publication date
DE602005006093D1 (de) 2008-05-29
ATE392716T1 (de) 2008-05-15
EP1693898A1 (de) 2006-08-23
EP1693898B1 (de) 2008-04-16

Similar Documents

Publication Publication Date Title
DE602004007536T2 (de) Stromarme programmiertechnik für einen schwebkörper-speichertransistor, speicherzelle und speichermatrix
DE4219854C2 (de) Elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben
DE102005007822B4 (de) Integrierte Schaltungsanordnung mit Tunnel-Feldeffekttransistor
DE3117719C2 (de)
DE69533250T2 (de) Elektrisch löschbares nicht-flüchtiges Speicherbauteil und Verfahren zur Herstellung desselben
EP0025130B1 (de) Hochintegrierter Festwertspeicher
DE3009719C2 (de)
WO2006034887A1 (de) Integrierte speicher-schaltungsanordnung mit ansteuerschaltung und verwendungen
DE10320239A1 (de) DRAM-Speicherzelle und Verfahren zum Herstellen einer solchen DRAM-Speicherzelle
DE102006007714A1 (de) Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung desselben
DE112016004357T5 (de) Asymmetrischer feldeffekt-passtransistor für nichtflüchtigen speicher
DE112012001195T5 (de) Unabhängig spannungsgesteuertes Siliciumvolumen auf einem Silicium-auf-Isolator-Chip
DE102007052217A1 (de) Integrierter Schaltkreis mit NAND-Speicherzellen-Strängen
DE602005006093T2 (de) Halbleiterspeicherbauelement mit schwebendem Körper und Herstellungsverfahren desselben
DE102004036461A1 (de) Elektronische Datenspeichervorrichtung für hohen Lesestrom
DE10220922A1 (de) Flash-Speicherzelle und Herstellungsverfahren
DE10223505A1 (de) Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung
DE10352785A1 (de) Speichertransistor und Speichereinheit mit asymmetrischem Kanaldotierbereich
DE112020005062B4 (de) Kondensatorfreie dram-zelle
EP1723669A1 (de) Eeprom-speicherzelle für hohe temperaturen
DE3443663C2 (de) Halbleiteranordnung
CH664035A5 (de) Halbleiteranordnung mit nicht-fluechtigen speichertransistoren.
DE19750137B4 (de) MOSFET-Struktur mit variabler und abstimmbarer Schwellspannung
DE10245153A1 (de) Integrierter Feldeffekttransistor mit zwei Steuerbereichen, Verwendung dieses Feldeffekttranistors und Herstellungsverfahren
DE2744114A1 (de) Speicher-fet mit wenigstens einem gate

Legal Events

Date Code Title Description
8364 No opposition during term of opposition