DE602004007536T2 - Stromarme programmiertechnik für einen schwebkörper-speichertransistor, speicherzelle und speichermatrix - Google Patents

Stromarme programmiertechnik für einen schwebkörper-speichertransistor, speicherzelle und speichermatrix Download PDF

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Description

  • Diese Anmeldung nimmt die Priorität der folgenden Anmeldung in Anspruch: U.S. Provisional Application Seriennummer 60/505,679 , mit dem Titel "Stromarme Programmiertechnik für eine Ein-Transistor-SOI-Speichervorrichtung" („Low Power Programming Technique for a One Transistor SOI Memory Device"), eingereicht am 24. September 2003 (im Folgenden als "die Provisional Application" bezeichnet).
  • Hintergrund
  • Diese Erfindung bezieht sich auf eine Halbleiterspeicherzelle, -matrix, -architektur und -vorrichtung und auf Techniken zum Steuern und/oder Betreiben einer solchen Zelle und Vorrichtung und genauer in einem Aspekt auf eine dynamische Direktzugriffshalbleiterspeicherzelle ("DRAM"), -matrix, -architektur und/oder -vorrichtung, wobei die Speicherzelle einen elektrisch schwebenden Body aufweist, in dem eine elektrische Ladung gespeichert ist.
  • Es besteht ein kontinuierlicher Trend zum Verwenden und/oder Herstellen von fortgeschrittenen integrierten Schaltungen, die Techniken, Materialien und Vorrichtungen verwenden, die eine Leistung verbessern, einen Leckstrom verringern und eine Gesamtskalierung fördern. Silizium-auf-Isolator (SOI, "Silicon-on-Insulator") ist ein Material, aus dem oder auf dem (im Folgenden allgemein "auf") solche Vorrichtungen hergestellt werden können. Solche Vorrichtungen sind als SOI-Vorrichtungen bekannt und umfassen beispielsweise teilweise verarmte Vorrichtungen (PD, "partially depleted"), vollständig verarmte Vorrichtungen (FD, "fully depleted"), Mehrfach-Gate-Vorrichtungen (beispielsweise Doppel- oder Dreifach-Gate), und Fin-FET. SOI-Vorrichtungen haben eine verbesserte Leistung (beispielsweise Geschwindigkeit), verringerte Leckstromeigenschaften und eine beträchtliche Förderung im Bereich des Skalierens gezeigt.
  • Eine Art einer dynamischen Direktzugriffsspeicherzelle basiert neben anderen Dingen auf einem Schwebenden-Body-Effekt von SOI-Transistoren (siehe beispielsweise EP-A-1 288 955 , die die Basis für die Präambel von Anspruch 1 bildet, und US-Patentanmeldung 10/450,238 , Fazan et al., eingereicht am 10. Juni 2003 und "Semiconductor Device" ("Halbleitervorrichtung") betitelt, im Folgenden als "Halbleiterspeichervorrichtungspatentanmeldung" genannt. In diesem Zusammenhang kann die Speicherzelle aus einem PD- oder einem FD-SOI-Transistor (oder einem Transistor, der aus einem Bulktyp-Material/Substrat gebildet ist) mit einem Kanal bestehen, der benachbart zu dem Body angeordnet ist und davon durch ein Gate-Dielektrikum getrennt ist. Der Body-Bereich des Transistors ist hinsichtlich der Isolation oder des nichtleitenden Bereichs (beispielsweise im Bulktyp-Material/Substrat) elektrisch schwebend, der unterhalb des Body-Bereichs angeordnet ist. Der Zustand der Speicherzelle wird durch die Konzentration von Ladung innerhalb des Body-Bereichs des SOI-Transistors bestimmt.
  • Mit Bezug auf die 1A, 1B und 1C umfasst eine Halbleiter-DRAM-Matrix 10 in einer Ausführungsform eine Mehrzahl an Speicherzellen 12, die jeweils aus einem Transistor 14 mit einem Gate 16, einem Body-Bereich 18, der elektrisch schwebend ist, einem Source-Bereich 20 und einem Drain-Bereich 22 bestehen. Der Body-Bereich 18 ist zwischen dem Source-Bereich 20 und dem Drain-Bereich 22 angeordnet. Ferner ist der Body-Bereich 18 auf oder oberhalb von Bereich 24 angeordnet, der ein Isolationsbereich (beispielsweise bei einem SOI-Material/Substrat) oder ein nichtleitender Bereich (beispielsweise bei Bulktyp-Material/Substrat) sein kann. Der Isolations- oder nichtleitende Bereich kann auf Substrat 26 angeordnet sein.
  • Daten werden in eine ausgewählte Speicherzelle eingeschrieben oder aus ihr ausgelesen, indem geeignete Steuersignale an (eine) ausgewählte Wort-Leitung(en) 28, (eine) ausgewählte Source-Leitung(en) 30 und/oder (eine) ausgewählte Bitleitung(en) 32 angelegt werden. In Antwort darauf werden Ladungsträger in einem elektrisch schwebenden Body-Bereich 18 akkumuliert oder aus ihm emittiert und/oder ausgetrieben, wobei die Datenzustände durch die Menge von Trägern innerhalb des elektrisch schwebenden Body-Bereichs 18 definiert sind.
  • In einer Ausführungsform arbeitet die Speicherzelle 12 der DRAM-Matrix 10 durch Akkumulieren von Majoritätsträgern (Elektronen oder Löchern) 34 in Body-Bereich 18 oder Emittieren/Austreiben von Majoritätsträgern (Elektronen oder Löchern) 34 aus Body-Bereich 18 von beispielsweise N-Kanal-Transistoren (siehe 2A und 2B). In diesem Zusammenhang steht ein Akkumulieren von Majoritätsträgern (in diesem Beispiel "Löchern") 34 in einem Body-Bereich 18 von Speicherzellen 12 über beispielsweise Stoßionisation in der Nähe von Source-Bereich 20 und/oder Drain-Bereich 22 für ein logisches High oder einen "1"-Datenzustand (siehe 2A). Ein Emittieren oder Austreiben von Majoritätsträgern 30 aus Body-Bereich 18 über beispielsweise ein Vorspannen des Source-/Body-Übergangs und/oder des Drain-/Body-Übergangs in Vorwärtsrichtung für ein logisches Low oder "0" (siehe 2B).
  • Verschiedene Techniken können angewendet werden, um die Daten, die in Speicherzellen 12 einer DRAM-Vorrichtung 10 gespeichert sind, zu lesen (oder die Daten darin zu schreiben). Beispielsweise kann ein Stromabtastverstärker (nicht dargestellt) verwendet werden, um die in Speicherzellen 12 gespeicherten Daten zu lesen. In diesem Zusammenhang kann ein Stromabtastverstärker den Zellenstrom mit einem Referenzstrom vergleichen, beispielsweise dem Strom einer Referenzzelle (nicht dargestellt). Anhand dieses Vergleichs kann bestimmt werden, ob die Speicherzelle 12 einen logischen High- (vergleichsweise mehr Majoritätsträger 34 innerhalb des Body-Bereichs 18) oder logischen Low-Datenzustand (vergleichsweise weniger Majoritätsträger 28 innerhalb des Body-Bereichs 18) enthält.
  • Ein logisches High oder Zustand "1" entspricht namentlich wenigstens für die Zwecke dieser Diskussion einer gesteigerten Konzentration an Majoritätsträgern in dem Body-Bereich relativ zu einer unprogrammierten Vorrichtung und/oder einer Vorrichtung, die mit einem logischen Low oder Zustand "0" programmiert ist. Im Gegensatz dazu entspricht ein logisches Low oder Zustand "0" einer reduzierten Konzentration an Majoritätsträgern in dem Body-Bereich relativ zu einer unprogrammierten Vorrichtung und/oder einer Vorrichtung, die mit einem logischen High oder einem Zustand "1" programmiert ist.
  • Angesichts dessen kann ein logisches High in einen elektrisch schwebenden Body-Transistor einer Speicherzelle unter Verwendung einer Anzahl von Techniken geschrieben werden. Beispielsweise kann ein logisches High durch Stoßionisation oder durch Verwenden eines Band-zu-Band-Tunnelphänomens (im Folgenden "Gate-induziertes Drain-Leck", "Gate Induced Drain Leckage" oder "GIDL") geschrieben werden. Kurz gesagt, kann bei einer N-Kanaltyp-SOI-Speicherzelle ein Zustand "1" in der Speicherzelle durch Erzeugen von überschüssigen Löchern in dem elektrisch schwebenden Body des Transistors erzeugt werden. Es wird angenommen, dass diese Löcher durch einen Tunnel-Mechanismus erzeugt werden, der in dem Silizium an der Kante des Drain unter bestimmten Bedingungen auftritt. Wo eine negative Spannung an dem Gate und eine positive Spannung an dem Drain angelegt wird, kann diese Spannungsdifferenz als solche ein Siliziumbandbiegen erzeugen, das dann zu einem Valenzbandelektronentunneln in das Leitungsband führt (siehe 3A und 3B). Der GIDL-Effekt oder -Mechanismus kann eine sehr effiziente Art des Schreibens oder Speicherns eines logischen High (Zustand "1") sein, da er nicht dazu neigt, eine Bildung eines Kanals in dem Body zu verursachen und als solcher wenig bis gar kein Kanalstrom zwischen dem Source und dem Drain fließt. Die GIDL-Technik des Schreibens oder Speicherns eines logischen High (Zustand "1") kann den Stromverbrauch relativ zu der Stoßionisationstechnik verringern. Tabelle 1 vergleicht diese zwei Programmiertechniken oder Mechanismen.
    Kanalstoßionisation Band-zu-Band-Tunneln (GIDL)
    Leistung SOI-Vorrichtung ist AN: 10 bis 100 μλ/μm SOI-Vorrichtung ist AUS: niedrige Leistung
    Skalierbarkeit Für einige Generationen skalierbar Einfacher skalierbar
  • TABELLE 1: Mechanismen, die verwendet werden, den Zustand "1" zu schreiben
  • Herkömmlich wird ein logisches Low oder Zustand "0" in eine herkömmlichen SOI-Speichervorrichtung geschrieben, während die Vorrichtung im "EIN"-Zustand ist (beispielsweise wenn der Kanal zwischen dem Source und dem Drain besteht). Insbesondere, mit Bezug auf 4, verwenden herkömmliche Program miertechniken zum Schreiben des Zustands "0" eine hohe Spannung an dem Gate (d.h. eine hohe Gate-Spannung (Vg)) und eine hohe Spannung an dem Drain (d.h. eine hohe Drain-Spannung (Vd)) und als solche neigt die SOI-Speichervorrichtung dazu, Leistung zu verbrauchen und/oder abzuführen (beispielsweise etwa 200 μλ/μm bis etwa 800 μλ/μm). Namentlich wird Zustand "1" in die SOI-Speichervorrichtung über Stoßionisation geschrieben.
  • Während elektrisch schwebende Body-Transistoren von Speicherzellen (beispielsweise SOI-Transistoren) der oben beschriebenen Art geringe Leckstromeigenschaften aufweisen, verbrauchen derartige Speicherzellen Leistung, wenn ein logisches Low programmiert wird (d.h. beim Entfernen von Ladungsträgern aus dem Body der SOI-Vorrichtung). Ferner kann angesichts des Bedarfs für ein ausreichend großes Programmierfenster (d.h. die Differenz im Stromniveau zwischen einem logischen High und einem logischen Low) der Verbrauch relativ groß werden. So besteht ein Bedarf für Hochleistungs-SOI-Speicherzellen, -Vorrichtungen und -Matrizen mit verbesserten Leistungseigenschaften (beispielsweise Geschwindigkeit und/oder Programmierfenster, Programmierstromverbrauch), reduzierten Leckstromeigenschaften und/oder wesentlich verbesserten Skalier- und Dichte-Möglichkeiten.
  • Zusammenfassung der Erfindung
  • Die Erfindung wird durch Ansprüche 1, 10 und 19 definiert.
  • In einem ersten hauptsächlichen Aspekt besteht die vorliegende Erfindung in einer dynamischen Direktzugriffsspeicherzelle zum Speichern eines ersten Datenzustands und eines zweiten Datenzustands mit einem Transistor mit elektrisch schwebendem Body mit einem Source-Bereich, einem Drain-Bereich, einem Body-Bereich, der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, wobei der Body-Bereich elektrisch schwebt, und einem Gate, das von dem Body-Bereich beabstandet und kapazitiv damit gekoppelt ist. Der Transistor mit elektrisch schwebendem Body weist einen ersten Datenzustand, der für eine erste Menge an Majoritätsträgern in dem Body-Bereich steht, und einen zweiten Datenzustand auf, der für eine zweite Menge an Majoritätsträgern in dem Body- Bereich steht, wobei die erste Menge an Majoritätsträgern geringer ist als die zweite Menge an Majoritätsträgern.
  • Der erste Datenzustand wird durch Anlegen einer ersten Spannung an das Gate, einer zweiten Spannung an den Drain-Bereich, einer dritten Spannung an den Source-Bereich hergestellt, so dass in Antwort auf die erste, zweite und dritte Spannung Majoritätsträger aus dem Body-Bereich durch den Source-Bereich entfernt werden. Zusätzlich ist die zweite Spannung größer als die erste Spannung und der Absolutwert der Differenz zwischen der ersten Spannung und der dritten Spannung ist geringer als der Absolutwert der Schwellenspannung des Transistors mit elektrisch schwebendem Body.
  • In einer Ausführungsform ist der Transistor mit elektrisch schwebendem Body ein Transistor vom N-Kanal-Typ. In einer anderen Ausführungsform ist der Transistor mit elektrisch schwebendem Body ein Transistor vom P-Kanal-Typ.
  • Namentlich kann der Transistor mit elektrisch schwebendem Body ein Layout, eine Geometrie oder elektrische Eigenschaften aufweisen, die eine ausreichende kapazitive Kopplung zwischen dem Drain und dem schwebenden Body sicherstellen, so dass in Antwort auf die erste, zweite und dritte Spannung Majoritätsträger aus dem Body-Bereich durch den Source-Bereich entfernt werden.
  • In einer Ausführungsform ist der Absolutwert der Differenz zwischen der ersten Spannung und der dritten Spannung wesentlich geringer als der Absolutwert der Schwellenspannung des Transistors mit elektrisch schwebendem Body. In einer Ausführungsform haben die erste und dritte Spannung in der Tat den gleichen Wert. In einer anderen Ausführungsform ist der Absolutwert der Differenz zwischen der zweiten Spannung und der ersten Spannung größer als 1 Volt.
  • Der zweite Datenzustand, der für eine zweite Menge an Majoritätsträgern in dem Body-Bereich steht, kann im Wesentlichen durch Stoßionisation hergestellt werden. Der zweite Datenzustand kann ebenso im Wesentlichen durch Band-zu-Band-Tunneln von Majoritätsträgern aus dem Drain-Bereich in den Body-Bereich hergestellt werden.
  • Hinsichtlich eines weiteren hauptsächlichen Aspekts besteht die vorliegende Erfindung in einer dynamischen Direktzugriffsspeicherzelle zum Speichern eines ersten Datenzustands und eines zweiten Datenzustands. Die Speicherzelle umfasst einen Transistor mit elektrisch schwebendem Body mit einem Source-Bereich, einem Drain-Bereich, einem Body-Bereich, der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, wobei der Body-Bereich elektrisch schwebt, und einem Gate, das von dem Body-Bereich beabstandet und kapazitiv damit gekoppelt ist. Der Transistor mit elektrisch schwebendem Body weist einen ersten Datenzustand, der für eine erste Menge an Majoritätsträgern in dem Body-Bereich steht, und einen zweiten Datenzustand auf, der für eine zweite Menge an Majoritätsträgern in dem Body-Bereich steht, wobei die erste Menge an Majoritätsträgern geringer ist als die zweite Menge an Majoritätsträgern.
  • Der erste Datenzustand wird in diesem Aspekt der Erfindung durch Anlegen einer ersten Spannung an das Gate, einer zweiten Spannung an den Drain-Bereich und einer dritten Spannung an den Source-Bereich hergestellt, so dass in Antwort auf die erste, zweite und dritte Spannung Majoritätsträger aus dem Body-Bereich durch den Drain-Bereich entfernt werden. Ferner ist die dritte Spannung größer als die erste Spannung und der Absolutwert der Differenz zwischen der ersten Spannung und der zweiten Spannung ist geringer als der Absolutwert der Schwellenspannung des Transistors mit elektrisch schwebendem Body.
  • In einer Ausführungsform ist der Transistor mit elektrisch schwebendem Body ein Transistor vom N-Kanal-Typ. In einer anderen Ausführungsform ist der Transistor mit elektrisch schwebendem Body ein Transistor vom P-Kanal-Typ.
  • Namentlich kann der Transistor mit elektrisch schwebendem Body ein Layout, eine Geometrie oder elektrische Eigenschaften aufweisen, die eine ausreichende kapazitive Kopplung zwischen dem Drain und dem schwebenden Body sicherstellen, so dass in Antwort auf die erste, zweite und dritte Spannung Majoritätsträger aus dem Body-Bereich durch den Drain-Bereich entfernt werden.
  • Die Differenz zwischen der ersten Spannung und der zweiten Spannung kann wesentlich geringer sein als die Schwellenspannung des Transistors mit elektrisch schwebendem Body. In wenigstens einer Ausführungsform haben in der Tat die erste und zweite Spannung den gleichen Wert. Ferner ist der Absolutwert der Differenz zwischen der dritten Spannung und der ersten Spannung größer als 1 Volt.
  • Der zweite Datenzustand, der für eine zweite Menge an Majoritätsträgern in dem Body-Bereich steht, kann im Wesentlichen durch Stoßionisation oder durch Band-zu-Band-Tunneln von Majoritätsträgern von dem Source-Bereich zu dem Body-Bereich hergestellt werden.
  • In einem weiteren hauptsächlichen Aspekt besteht die vorliegende Erfindung in einem Verfahren zum Steuern einer dynamischen Direktzugriffsspeicherzelle mit einem Transistor mit elektrisch schwebendem Body mit einem Source-Bereich, einem Drain-Bereich, einem Body-Bereich, der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, wobei der Body-Bereich elektrisch schwebt, und einem Gate, das von dem Body-Bereich beabstandet und kapazitiv damit gekoppelt ist. Das Verfahren umfasst ein Anlegen einer ersten Spannung an das Gate, ein Anlegen einer zweiten Spannung an den Drain-Bereich und ein Anlegen einer dritten Spannung an den Source-Bereich, wobei die zweite Spannung größer ist als die erste Spannung und die Differenz zwischen der ersten und der dritten Spannung geringer ist als die Schwellenspannung des Transistors mit elektrisch schwebendem Body. In Antwort auf die erste, zweite und dritte Spannung werden Majoritätsträger aus dem Body-Bereich durch den Source-Bereich entfernt, um einen ersten Datenzustand mit einer ersten Menge an Majoritätsträgern in dem Body-Bereich herzustellen, wobei der ersten Datenzustand sich von einem zweiten Datenzustand darin unterscheidet, dass die erste Menge an Majoritätsträgern geringer ist als die Menge an Majoritätsträgern in dem Body-Bereich, wenn sich der Transistor mit elektrisch schwebendem Body in dem zweiten Datenzustand befindet.
  • In einer Ausführungsform ist die Differenz zwischen der ersten Spannung und der zweiten Spannung wesentlich geringer als die Schwellenspannung des Transistors mit elektrisch schwebendem Body. Namentlich können die erste und dritte Spannung den gleichen Wert haben. In einer anderen Ausführungsform ist der Absolutwert der Differenz zwischen der ersten Spannung und der zweiten Spannung größer als 1 Volt.
  • Der zweite Datenzustand des Transistors mit elektrisch schwebendem Body, der für eine zweite Menge an Majoritätsträgern in dem Body-Bereich steht, wird im Wesentlichen durch Stoßionisation oder durch Band-zu-Band-Tunneln von Majoritätsträgern aus dem Source-Bereich in den Body-Bereich hergestellt.
  • Kurze Beschreibung der Zeichnungen
  • Im Verlauf der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen. Diese Zeichnungen zeigen verschiedene Aspekte der vorliegenden Erfindung und, soweit geeignet, sind Bezugszeichen, die ähnliche Strukturen, Komponenten, Materialien und/oder Elemente in unterschiedlichen Figuren darstellen, ähnlich bezeichnet. Es wird verstanden, dass verschiedene Kombinationen der Strukturen, Komponenten, Materialien und/oder Elemente außer den explizit gezeigten in Erwägung gezogen sind und im Bereich der vorliegenden Erfindung liegen.
  • 1A ist eine schematische Darstellung einer Halbleiter-DRAM-Matrix nach dem Stand der Technik mit einer Mehrzahl an Speicherzellen, die von einem Transistor mit elektrisch schwebendem Body gebildet sind,
  • 1B ist eine dreidimensionale Ansicht einer beispielhaften Speicherzelle nach dem Stand der Technik, die aus einem Transistor mit elektrisch schwebendem Body (PD-SOI NMOS) gebildet ist,
  • 1C ist eine Querschnittsansicht der Speicherzelle nach dem Stand der Technik aus 1B, aufgeschnitten entlang C-C',
  • 2A und 2B sind beispielhafte schematische Darstellungen des Ladungsverhältnisses für einen bestimmten Speicherzustand der schwebenden Body-, Source- und Drain-Bereiche einer Speicherzelle nach dem Stand der Technik, die aus einem Transistor mit elektrisch schwebendem Body (PD-SOI NMOS) gebildet ist,
  • 3A und 3B illustrieren den GIDL-Mechanismus zum Schreiben eines logischen High oder Zustands "1" in einen Transistor mit elektrisch schwebendem Body (beispielsweise einem PD-SOI NMOS),
  • 4 ist eine grafische Darstellung des Schreibens von Zustand "1" und Zustand "0" in eine Ein-Transistor-SOI-Speicherzelle (beispielsweise einen SOI-Transistor, der unter Verwendung von 130 nm-FD-SOI-Technologie hergestellt ist), wobei Zustand "1" unter Verwendung einer Stoßionisationstechnik und Zustand "0" unter Verwendung einer hohen Gate-Spannung (Vg) und einer hohen Drain-Spannung (Vd) geschrieben werden, und
  • 5 ist eine grafische Darstellung des Stromprogrammierfensters (ΔI) als eine Funktion der Gate-Spannung (Vg) bei einer hohen Drain-Spannung (Vd) für einen N-Kanal-Kurzkanal- und einen Nicht-Kurzkanal-SOI-Speichertransistor, namentlich ist die an das Source angelegte Spannung (Vs) null oder Erde),
  • 6 ist eine grafische Darstellung des Schreibens von Zustand "1" und Zustand "0" in eine SOI-Speichervorrichtung (beispielsweise einen SOI-Speichertransistor, der unter Verwendung von 130 nm-PD-Technologie hergestellt ist), wobei der Zustand "1" unter Verwendung von GIDL-Technik und der Zustand "0" unter Verwendung einer geringen Spannung an dem Gate (d.h. einer geringen Gate-Spannung (Vg)) und einer hohen Drain-Spannung (Vd) geschrieben wird, namentlich ist die an das Source angelegte Spannung (Vs) null oder Erde),
  • 7A illustriert eine Speichermatrix mit einer Mehrzahl von Speicherzellen, die jede einen Transistor mit elektrisch schwebendem Body mit einem gemeinsam benutzten Drain-Bereich (und Bit-Leitung) und einer gemeinsamen Wort-Leitung, die eine bestimmte Zeile an Speicherzellen definiert, und beispielhafte Schreib- und/oder Programmiertechniken (einschließlich beispielhafter Programmierspannungswerte für ein logisches Low oder einen Zustand "0") gemäß einer Ausführungsform der vorliegenden Erfindung,
  • 7B illustriert eine Speichermatrix mit einer Mehrzahl an Speicherzellen, jeweils mit einem Transistor mit elektrisch schwebendem Body, angeordnet in einer gemeinsamen Source-Leitungs-Matrix und mit gemeinsamen Wort-Leitungen, die eine bestimmte Zeile an Speicherzellen definieren, und beispielhafte Schreib- und/oder Programmiertechniken (einschließlich beispielhafter Programmierspannungswerte für ein logisches Low oder einen Zustand "0") gemäß einer Ausführungsform der vorliegenden Erfindung,
  • 8 illustriert eine Speicherzelle mit zwei Transistoren mit elektrisch schwebendem Body, die konfiguriert sind, um einen gemeinsamen Source-Bereich und gekoppelte Gates aufzuweisen, die gemäß einer Ausführungsform der Techniken der vorliegenden Erfindung gesteuert, programmiert und/oder betrieben werden können, und
  • 9A und 9B illustrieren die zwei Datenzustände der Speicherzelle mit zwei Transistoren mit elektrisch schwebendem Body von beispielsweise 8.
  • Detaillierte Beschreibung
  • Gemäß einem ersten Aspekt ist die vorliegende Erfindung auf eine Speicherzelle, -architektur und/oder -matrix und/oder Technik des Schreibens oder Programmierens von Daten in die Speicherzelle gerichtet (beispielsweise eine Technik zum Schreiben oder Programmieren eines logischen Low oder Zustands "0" in eine Speicherzelle, die einen Transistor mit elektrisch schwebendem Body verwendet). In dieser Hinsicht programmiert die vorliegende Erfindung ein logisches Low oder einen Zustand "0" in die Speicherzelle, während sich der Transistor mit elektrisch schwebendem Body in dem "AUS"-Zustand oder im Wesentlichen im "AUS"-Zustand befindet (beispielsweise wenn die Vorrichtung keinen (oder praktisch keinen) Kanal und/oder Kanalstrom zwischen dem Source und dem Drain aufweist). In dieser Weise kann die Speicherzelle programmiert werden, wobei wenig bis kein Strom-/Leistungsverbrauch durch den Transistor mit elektrisch schwebendem Body und/oder von der Speichermatrix mit einer Mehrzahl von Transistoren mit elektrisch schwebendem Body auftritt.
  • In einer Ausführungsform umfasst die Speicherzelle einen Transistor mit elektrisch schwebendem Body mit einem Layout, einer Geometrie (beispielsweise dem Oberflächenbereich der Drain-Body-Grenzfläche im Vergleich zu dem Gate-Body-Bereich/Grenzfläche) und/oder elektrischen Eigenschaften, die eine ausreichende kapazitive Kopplung zwischen dem Drain und dem schwebenden Body sicherstellen, so dass wenn die an den Drain-Bereich angelegte Spannung (Vd) gesteigert wird, während die Differenz zwischen der an das Gate angelegten Spannung (Vg) und der an das Source angelegten Spannung (Vs) geringer ist als die Schwellenspannung (Vt) des Transistors, so dass Majoritätsträger aus dem schwebenden Body-Bereich entfernt werden. Eine Speicherzelle mit einem solchen Transistor kann als Kurzkanal-("SC", „short channel")-Speicherzelle gekennzeichnet werden.
  • Beispielsweise kann ein logisches Low oder ein Zustand "0" in die Speicherzelle durch Anlegen einer geringen Gate-Source-Spannung an den Transistor mit der Speicherzelle geschrieben werden, beispielsweise bei einer Spannung, bei der der Transistor in dem "AUS"-Zustand oder in einem im Wesentlichen "AUS"-Zustand verbleibt. Mit Bezug auf 5 ein Anlegen von geringer Spannung an das Gate, so dass die Differenz zu der Gate-Source-Spannung (Vgs) gering ist (beispielsweise (1) wo keine Kanalbildung zwischen den Source- und Drain-Bereichen und/oder (2a) im Kontext eines N-Kanal-Transistors, wo die Vgs geringer als die Schwellenspannung des Transistors mit elektrisch schwebendem Body der Speicherzelle im "AUS"-Zustand oder im Wesentlichen im "AUS"-Zustand (beispielsweise wenn wenig oder kein Kanal und/oder Kanalstrom zwischen den Source- und Drain-Bereichen des Transistors besteht) oder (2b) im Kontext eines P-Kanal-Transistors, wo der absolute Wert von Vgs weniger als die Transistorschwellenspannung ist) ist der Transistor mit elektrisch schwebendem Body in dem "AUS"-Zustand oder im Wesentlichen in dem "AUS"-Zustand (bei spielsweise, wenn wenig bis kein Kanal und/oder Kanalstrom zwischen den Source- und Drain-Bereichen des Transistors besteht).
  • In derartigen Situationen, in denen der Speichertransistor die Drain-zu-Body-Kapazitätskopplungseigenschaften einer SC-Speicherzelle aufweist, kann daher ein Schreiben oder Programmieren eines Zustands "0" oder eines logischen Low erreicht werden, wenn der Transistor mit elektrisch schwebendem Body der Speicherzelle in dem "AUS"-Zustand oder im Wesentlichen in dem "AUS"-Zustand ist. Namentlich weist der Transistor mit elektrisch schwebendem Body der Speicherzelle eine gesteigerte Effizienz, in Bezug zu dem Programmierfenster, bei einer geringeren Gate-Source-Spannung (Vgs) im Kontext von N-Kanal-Transistoren oder bei einer geringen Gate-Source-Spannung (Vgs) im Kontext von P-Kanal-Transistoren auf (beispielsweise, wenn der Absolutwert der Gate-Source-Spannung geringer ist als der Absolutwert der Schwellenspannung des Transistors mit elektrisch schwebendem Body der Speicherzelle und, in diesem N-Kanal-Transistorbeispiel, wenn die Gate-Source-Spannung (Vgs) geringer als 0,25 V ist (Vt > Vgs). In der Tat weist in diesem Beispiel die SC-Speicherzelle in Bezug zu dem Programmierfenster eine größere Effizienz auf, wenn die Gate-Source-Spannung (Vgs) 0 Volt oder etwa 0 Volt beträgt.
  • Wenn der Transistor mit elektrisch schwebendem Body der Speicherzelle die Drain-zu-Body-Kapazitätskopplungseigenschaften einer SC-Vorrichtung nicht aufweist, kann ein Schreiben eines Zustands "0" namentlich eine hohe Gate-Source-Spannung (Vgs) benötigen (beispielsweise größer als die Transistorschwellenspannung).
  • Mit Bezug auf 6 verwendet die Schreib-, Programmier- und/oder Steuertechnik gemäß der vorliegenden Erfindung eine geringe Gate-Source-Spannung (Vgs) und eine hohe Drain-Spannung (Vd), um einen Zustand "0" in den Transistor mit elektrisch schwebendem Body der Speicherzelle zu schreiben. In einer Ausführungsform wird der Zustand "0" in den Transistor mit elektrisch schwebendem Body der Speicherzelle geschrieben und/oder programmiert, während der Transistor "AUS", hauptsächlich "AUS" oder im Wesentlichen "AUS" ist, da er im Wesentlichen keine Leistung verbraucht (d.h. wenig bis keine Leistung) (siehe gepunkteten Bereich 36 in 6). Auf diese Weise ist der Leistungsverbrauch der Speicherzelle wesentlich geringer als der Verbrauch, der beobachtet wird, wenn andere Programmiertechniken verwendet werden.
  • Namentlich kann die vorliegende Erfindung unter Verwendung jeder Technik oder Betriebsweise zum Schreiben oder Speichern eines logischen High oder Zustands "1" in dem Transistor mit elektrisch schwebendem Body der Speicherzelle verwendet werden. Z.B. können Stoßionisations- oder GIDL-Techniken verwendet werden, wenn ein Zustand "1" geschrieben oder gespeichert wird. In der Tat kann jede Technik, gleich ob bekannt oder später entwickelt, zum Schreiben oder Speichern eines logischen High oder Zustands "1" in dem Transistor mit elektrisch schwebendem Body der Speicherzelle verwendet werden.
  • Ferner kann die vorliegende Erfindung unter Verwendung von Programmiertechniken realisiert werden, wobei Majoritätsträger von den Source- und/oder Drain-Bereichen entfernt werden. In einer Ausführungsform werden beispielsweise alle oder im Wesentlichen alle Majoritätsträger aus dem Source-Bereich entfernt. In dieser Ausführungsform wird ein logisches Low oder ein Zustand "0" (d.h. Majoritätsträger sind von dem Body entfernt) in den Transistor mit elektrisch schwebendem Body der Speicherzelle durch Anlegen einer geringen Gate-Source-Spannung (Vgs) an den Transistor mit elektrisch schwebendem Body der Speicherzelle geschrieben oder programmiert, d.h. (1) wo keine Kanalbildung zwischen den Source- und Drain-Bereichen des Transistors und/oder (2a) wo die Gate-Source-Spannung (Vgs) im Kontext eines N-Kanal-Transistors geringer als (oder im Wesentlichen geringer als) die Schwellenspannung des Transistors oder (2b) wo die Gate-Source-Spannung (Vgs) im Kontext eines P-Kanal-Transistor größer als die Schwellenspannung des Transistors (d.h. die Gate-Source-Spannung ist weniger negativ als die Schwellenspannung). In einer Ausführungsform werden alle oder im Wesentlichen alle der Majoritätsträger aus dem Source-Bereich entfernt.
  • Daher kann ein logisches Low oder ein Zustand "0" in einen N-Kanal-Transistor mit elektrisch schwebendem Body der Speicherzelle durch Anlegen einer hohen Spannung an den Drain-Bereich (Vd) (z.B. größer oder gleich 0,5 V, vorzugsweise größer oder gleich 1 V, und noch mehr bevorzugt größer oder gleich 1,5 V) und Halten oder Anlegen einer geringen Spannung an das Gate (d.h. eine gerin ge Gate-Spannung (Vg), so dass Vgs geringer als die Schwellenspannung des Transistors ist) programmiert werden (siehe beispielsweise Transistor 14a1 von Speicherzelle 12a1 in 7A). In dieser Hinsicht kann der Transistor mit elektrisch schwebendem Body der Speicherzelle eine ausreichende kapazitive Kopplung zwischen seinem Drain und dem schwebenden Body aufweisen, so dass durch Anlegen einer hohen Drain-Spannung und einer geringen Gate-Spannung die Majoritätsträger in dem Body aus dem Source und/oder Drain der Vorrichtung entfernt werden. In dieser beispielhaften Ausführungsform werden erneut die Majoritätsträger in dem Body von dem Source-Bereich des Transistors entfernt.
  • Die Lese- und Schreib-Vorgänge können durch Steuern der Amplitude und des Timings der Spannungen durchgeführt werden, die an das Gate, den Drain-Bereich und den Source-Bereich des Transistors 14 mit elektrisch schwebendem Body angelegt werden. Mit Bezug auf 7A kann beispielsweise Speicherzelle 12a1 programmiert werden, wenn über Speicherzellenauswahlschaltung 40 und Programmierschaltung 42 jeweils Wort-Leitung 28a und Bit-Leitung 32a ausgewählt sind. In dieser Hinsicht legt die Speicherzellenauswahlschaltung 40 eine geringe Spannung an das Gate an (d.h. eine geringe Gate-Spannung (Vg), so dass Vgs geringer als die Schwellenspannung des Transistors ist, beispielsweise 0 V). Zusätzlich legt in einer beispielhaften Ausführungsform Speicherzellenauswahlschaltung 40 eine ausreichend hohe Spannung (1,5V) im Fall eines N-Kanal-Transistors an Bit-Leitung 28a an. Auf diese Weise wird ein logisches Low oder ein Zustand "0" (d.h. Majoritätsträger werden von dem elektrisch schwebenden Body-Bereich durch den Source-Bereich entfernt) in Transistor 14a1 der Speicherzelle 12a1 geschrieben oder programmiert.
  • Im Fall, dass die Speicherzelle 12 eine von vielen oder einer Mehrzahl von Speicherzellen in Speichermatrix 10 ist, kann die Speicherzellenauswahlschaltung 40 namentlich ein herkömmlicher Wort-Leitungs- und Bit-Leitungs-Decoder oder – Treiber sein. Ferner können Durchfuhr-Gates und/oder eine Spaltenschaltschaltung (nicht dargestellt) verwendet werden, um Transistor 14a1 gezielt mit Programmierschaltung 40 koppeln, um den Programmierbetrieb von Speicherzelle 12a1 zu ermöglichen und/oder zu realisieren. In der Tat bestehen viele verschiedene Steuer-/Auswahltechniken (und Schaltungen dafür), um die Lese- und Schreibvorgänge zu realisieren. Alle solchen Steuer-/Auswahltechniken und Schaltungen dafür, gleich ob bekannt oder später entwickelt, sind vorgesehen, in den Bereich der vorliegenden Erfindung zu fallen.
  • Um einen Lesevorgang auszuführen, ist der Abtastverstärker 44 (beispielsweise ein herkömmlicher kreuzgekoppelter Abtastverstärker) kurz gefasst mit Bit-Leitungen 32 gekoppelt, um den Datenzustand in Speicherzelle 12 zu erfassen, zu bestimmen, abzutasten und/oder auszulesen. In einer Ausführungsform erfasst der Abtastverstärker 44 den Datenzustand der Speicherzelle 12 durch Vergleichen der Spannungen oder Ströme, die an die Eingaben 44a und 44b angelegt sind. Die Spannungen oder Ströme, die an die Eingabe 44a des Abtastverstärkers 44 angelegt sind, werden in einem großen Ausmaß von der Schwellenspannung des Transistors 14 der ausgewählten Speicherzelle 12 abhängen. Die an Eingabe 44b angelegten Spannungen werden von der Referenzspannung abhängen, die von der Referenzschaltung 46 bereitgestellt oder ausgegeben wird.
  • In einer Ausführungsform kann die Referenzschaltung 46 eine Spannungsreferenz oder eine Stromquelle sein. Wenn Referenzschaltung 46 eine Stromquelle ist, sollte der Ausgabestrom der Stromquelle eine geeignete Spannung oder einen geeigneten Strom an Eingang 44b des Abtastverstärkers 44 bereitstellen, um dem Abtastverstärker 44 zu erlauben, den Datenzustand von Speicherzelle 12 zu erfassen. In einer Ausführungsform heißt dies, dass der Umfang der Stromausgabe zwischen dem Ausmaß des Stromäquivalents zu einem High-Datenzustand und einem Low-Datenzustand eines typischen Transistors 14 mit elektrisch schwebendem Body einer typischen Speicherzelle 12 wäre. In einer bevorzugten Ausführungsform ist die Strommenge im Wesentlichen gleich zu einer Hälfte der Summe der Menge des Stromäquivalents zu einem High-Datenzustand und einem Low-Datenzustand eines typischen Transistors 14 mit elektrisch schwebendem Body.
  • In einer anderen Ausführungsform umfasst Referenzschaltung 46 wenigstens zwei Referenzspeicherzellen (nicht dargestellt), wobei jede einen Transistor mit elektrisch schwebendem Body aufweist. In dieser Ausführungsform ist eine der Referenz-Speicherzellen auf einen High-Datenzustand programmiert und eine der Referenz-Speicherzellen auf einen Low-Datenzustand programmiert. Die Referenzschaltung 46 liefert in einer Ausführungsform eine Spannung an Eingang 44b, die im Wesentlichen gleich zu einer Hälfte der Summe der zwei Referenz-Speicherzellen ist. Die Speicherzelle 10 wird durch Koppeln des Drain-Bereichs des Transistors 14 mit elektrisch schwebendem Body der ausgewählten Speicherzelle 12 an Eingang 44a und der Referenzspannung, die von Referenzschaltung 46 erzeugt ist, an Eingang 44b gelesen.
  • Es kann vorteilhaft sein, die oben beschriebene Referenz-Speicherzellen-Konfiguration zu verwenden, um Variationen in den Speicherzelleneigenschaften infolge von Veränderungen in Betriebsbedingungen (beispielsweise Temperaturveränderungen und/oder Leistungsveränderungen) nachzuvollziehen und/oder zu adressieren.
  • Daher kann die Schaltung, die zum Lesen des Datenzustands von Speicherzelle 10 verwendet wird (beispielsweise Abtastverstärker 44 und Referenzschaltung 46), den Datenzustand abtasten, der in Speicherzelle 10 gespeichert ist, indem Spannungs- oder Stromabtasttechniken verwendet werden. Solche Schaltungen und Konfigurationen davon sind sehr gut bekannt. In der Tat ist jede Schaltung oder Architektur zum Abtasten, Auslesen, Erfassen oder Bestimmen des Datenzustands von Speicherzelle 12, gleich ob bekannt oder später entwickelt, dazu vorgesehen, in den Bereich der vorliegenden Erfindung zu fallen.
  • In einer Ausführungsform können die Source-Bereiche der Transistoren 14 mit elektrisch schwebendem Body der Speicherzellen 12 mit einer stabilen Referenzspannung (beispielsweise einem Erdpotenzial oder 0 V) gekoppelt werden, die von einem Referenzspannungsgenerator (nicht dargestellt) erzeugt ist. In anderen Ausführungsformen können die Source-Bereiche der Transistoren 14 mit elektrisch schwebendem Body der Speicherzellen 12 mit bestimmten Steuersignalen gekoppelt werden, die wohl definierte Spannungsniveaus und Timing-Eigenschaften aufweisen (siehe beispielsweise die Ausführungsform von 7B).
  • Namentlich können Durchfuhr-Gates und/oder Spaltenschaltschaltungen (nicht dargestellt) verwendet werden, um gezielt Transistoren 14 mit elektrisch schwebendem Body mit Abtastverstärker 44 zu koppeln, um die Lese- und Schreibvor gänge des Datenzustands von Speicherzelle 12 zu ermöglichen und/oder zu realisieren.
  • In Summe umfassen sichere Vorteile der Zustand "0"-Programmiertechnik und des Transistors mit elektrisch schwebendem Body der Speicherzelle (beispielsweise der SOI-Transistorspeicherzelle) der vorliegenden Erfindung: (1) geringer Leistungsverbrauch, (2) verbesserte Skalierbarkeit und (3) ein relativ großes Programmierfenster (beispielsweise wie in 6 illustriert, ΔIs = 30 μA/μm).
  • Während ein wesentlicher Teil dieser Beschreibung Details (beispielsweise Schreib-/Programmier- und/oder Lese-Spannungen) aufweist, die auf N-Kanal-Transistoren gerichtet sind, sind namentlich die Erfindungen (und deren Ausführungsformen), die hier beschrieben sind, in ihrer Gänze auf P-Kanal-Transistoren anwendbar, wie oben beschrieben. In solchen Ausführungsformen sind Majoritätsträger 34 in Body-Bereich 18 Elektronen und Minoritätsträger sind Löcher und die Spannungen, die an das Gate, den Source-Bereich und den Drain-Bereich angelegt werden, können negativ sein.
  • Ferner können die Speicher-Matrizen aus N-Kanal-, P-Kanal- und/oder beiden Arten von Transistoren gebildet sein. In der Tat kann die Schaltung, die peripher zu der Speichermatrix ist (beispielsweise Abtastverstärker oder Komparatoren, Zeilen- und Spalten-Adressdekodierer ebenso wie Leitungs-Treiber (alle hier nicht dargestellt)) P-Kanal- und/oder N-Kanal-Typ-Transistoren aufweisen, einschließlich von Kurzkanal-Typ-Transistoren. Wo P-Kanal-Typ-Transistoren als Speicherzellen 12 in der Speichermatrix oder den Speichermatrizen verwendet werden, sind geeignete Schreib- und Lese-Spannungen (beispielsweise negative Spannungen) dem Fachmann im Licht dieser Offenbarung gut bekannt. Entsprechend werden der Kürze willen diese Diskussionen nicht wiederholt.
  • Während bestimmte Ausführungsformen, Merkmale, Eigenschaften und Vorteile der Erfindungen beschrieben und illustriert wurden, ist zu verstehen, dass viele andere, ebenso wie andere und/oder ähnliche Ausführungsformen, Merkmale, Eigenschaften und Vorteile der vorliegenden Erfindung anhand der Beschreibung und Illustrationen offensichtlich sind. Als solche sind die Ausführungsformen, Merkmale, Eigenschaften und Vorteile der hier beschriebenen und illustrierten Erfindungen nicht erschöpfend und es ist zu verstehen, dass solche anderen, ähnlichen und ebenso abweichenden Ausführungsformen, Merkmale, Eigenschaften und Vorteile der vorliegenden Erfindung innerhalb des Bereichs der vorliegenden Erfindungen liegen.
  • Beispielsweise kann der Transistor mit elektrisch schwebendem Body, der gemäß den Techniken der vorliegenden Erfindung zu einem logischen Low oder einem Zustand "0" programmiert ist, in jeder Speicherzelle, in jeder Architektur, in jedem Layout, in jeder Struktur und/oder Konfiguration verwendet werden. In dieser Hinsicht kann ein solcher Transistor in der Speicherzelle, Architektur, dem Layout, der Struktur und/oder der Konfiguration realisiert werden, die in den folgenden nicht provisorischen US-Patentanmeldungen beschrieben und illustriert sind:
    • (1) Anmeldung Seriennummer 10/450,238 , die von Fazan et al. am 10. Juni 2003 eingereicht wurde und "Halbleitervorrichtung" ("Semiconductor Device") betitelt ist,
    • (2) Anmeldung Seriennummer 10/487,157 , die von Fazan et al. am 18. Februar 2004 eingereicht wurde und "Halbleitervorrichtung" ("Semiconductor Device") betitelt ist,
    • (3) Anmeldung Seriennummer 10/829,877 , die von Ferrant et al. am 22. April 2004 eingereicht wurde und "Halbleiterspeicherzelle, Matrix, Architektur und Vorrichtung und Verfahren zum Betreiben derselben" ("Semiconductor Memory Cell, Array, Architecture and Device, and Method of Operating Same" betitelt ist, und
    • (4) Anmeldung Seriennummer 10/840,009 , die von Ferrant et al. am 6. Mai 2004 eingereicht wurde und "Halbleiterspeichervorrichtung und Verfahren zum Betreiben derselben" ("Semiconductor Memory Device and Method of Operating Same") betitelt ist.
  • Mit Bezug auf 7B können beispielsweise einige oder alle der Speicherzellen 12 der benachbarten Zeilen 38a und 38b zu einem logischen Low oder einem Zustand "0" unter Verwendung der Techniken der vorliegenden Erfindung pro grammiert werden. In dieser beispielhaften Ausführungsform umfasst Speichermatrix 10 eine Mehrzahl von Speicherzellen 12, die jeweils einen Transistor 14 mit elektrisch schwebendem Body aufweisen. Die Speicherzellen 12a–d von Zeile 38a"teilen" sich Source-Leitung 30a mit Speicherzellen 12e–h von Zeile 38b. In dieser Ausführungsform ergeben die Spannungen, die an das Gate und den Drain angelegt sind, eine Differenz, die geringer ist als Vt des Transistors (in dieser beispielhaften Ausführungsform Vgd = 0 V). Damit bilden sich keine Kanäle zwischen dem Source und Drain von Transistor 14 von Speicherzelle 12. Das Schreiben oder Programmieren eines logischen Low oder Zustands "0" in ausgewählte Speicherzellen 12c, 12d, 12f und 12g der Architektur dieser beispielhaften Speichermatrix wird durch Anlegen einer Spannung über eine gemeinsame Wort-Leitung zum Schreiben eines logischen Low an Source-Leitung 30a relativ zu der Spannung erreicht, die an die Gates der Transistoren der Speicherzellen 12a–d und 12e–h angelegt sind (in dieser beispielhaften Ausführungsform: Vs = 1,8 V und Vg = 0 V). Namentlich werden in dieser beispielhaften Ausführungsform die Majoritätsträger in dem Body von dem Drain-Bereich der ausgewählten Transistoren ausgetrieben oder entfernt.
  • Durch Anlegen jeweiliger Sperrspannungen an ausgewählte Bit-Leitungen halten ferner Speicherzellen 12a, 12b, 12e und 12h (die mit den ausgewählten Bit-Leitungen 32a–32h gekoppelt oder verbunden sind) ihre Datenzustände und als solche werden ihre Datenzustände nicht durch das Programmieren eines logischen Low oder Zustands "0" in den Speicherzellen 12c, 12d, 12f und 12g der Zeilen 38a und 38b beeinflusst.
  • Namentlich können die Speicherzellen gesteuert (beispielsweise programmiert, gesperrt oder gelesen) werden, indem Speicherauswahlschaltung 40, Programmierschaltung 42, Abtastverstärker 44 und Referenzschaltung 46 wie oben beschrieben verwendet werden, ebenso wie durch Verwendung jeglicher der Steuer-/Betriebstechniken, die in den oben erwähnten vier (4) nicht provisorischen US-Patentanmeldungen beschrieben und dargestellt sind. Um der Kürze willen werden diese Diskussionen nicht wiederholt werden, derartige Steuer-/Betriebstechniken sind hier durch Inbezugnahme einbezogen.
  • Es ist ferner zu bemerken, dass, während jede Speicherzelle 12 in den beispielhaften Ausführungsformen einen Transistor 14 aufweist, eine Speicherzelle 12 zwei Transistoren 14a und 14b aufweisen kann, wie in Anmeldung Seriennummer 10/829,877 beschrieben und dargestellt, die von Ferrant et al. am 22. April 2004 eingereicht wurde und die "Halbleiterspeicherzelle, Matrix, Architektur und Vorrichtung und Verfahren zum Betreiben derselben" ("Semiconductor Memory Cell, Array, Architecture and Device, and Method of Operating Same") betitelt ist. In dieser Hinsicht umfasst eine Zwei-Transistor-Speicherzelle 12 mit Bezug auf 8 Transistoren 14a und 14b, die komplementäre Datenzustände speichern. In einer Ausführungsform umfassen Transistoren 14a und 14b der Speicherzelle 12 ein Layout, bei dem Transistoren 14a und 14b (1) jeweils gemeinsame Source-Bereiche 20a und 20b und (2) jeweils Gates 16a und 16b aufweisen, die mit der gleichen Wort-Leitung 28 gekoppelt sind.
  • Mit Bezug auf die 9A und 9B umfasst die Zwei-Transistor-Speicherzelle 12 im Betrieb einen ersten Transistor 14a, der einen komplementären Zustand relativ zum zweiten Transistor 14b hält. Somit speichert, wenn programmiert, einer der Transistoren der Speicherzelle ein logisches Low (ein binäres "0") und der andere Transistor der Speicherzelle speichert ein logisches High (ein binäres "1"). Der Transistor 14, der auf ein logisches Low oder einen Zustand "0" programmiert ist, kann gemäß den Techniken der vorliegenden Erfindung programmiert werden. D.h., Transistor 14 der Speicherzelle 12 kann auf ein logisches Low oder einen Zustand "0" (d.h. Majoritätsträger sind von dem Body entfernt) durch Anlegen einer geringen Gate-Source-Spannung (Vgs) an den Transistor elektrisch schwebendem Body der Speicherzelle programmiert werden. Auf diese Weise wird wenig bis kein Kanal zwischen den Source- und Drain-Bereichen des Transistors in dem Transistor 14 gebildet, der auf ein logisches Low oder einen Zustand "0" programmiert wird (die Gate-Source-Spannung (Vgs) ist im Kontext eines N-Kanal-Transistors geringer als die Schwellenspannung des Transistors oder im Fall eines P-Kanal-Transistors ist die Gate-Source-Spannung (Vgs) größer als die Schwellenspannung (Vt) des Transistors (d.h. Vgs ist weniger negativ als Vt)).
  • Wie oben erwähnt, können jegliche der Architekturen, Layouts, Strukturen und/oder Konfigurationen, ebenso wie die Programmier- und Lesebetriebswei sen, die in Anmeldung Seriennummer 10/829,877 , die von Ferrant et al. am 22. April 2004 eingereicht wurde und "Halbleiterspeicherzelle, Matrix, Architektur und Vorrichtung und Verfahren zum Betreiben derselben" ("Semiconductor Memory Cell, Array, Architecture and Device, and Method of Operating Same") betitelt ist, im Zusammenhang mit den hier beschriebenen und dargestellten Erfindungen verwendet werden. Um der Kürze willen werden diese Diskussionen nicht wiederholt, stattdessen werden sie durch Inbezugnahme hier einbezogen.
  • Die elektrisch schwebenden Speicherzellen, SC-Transistoren und/oder Speichermatrizen können unter Verwendung wohl bekannter Techniken und/oder Materialien hergestellt werden. In der Tat kann jede Herstellungstechnik und/oder jedes Herstellungsmaterial, gleich ob bekannt oder später entwickelt, verwendet werden, um die elektrisch schwebenden Speicherzellen, SC-Transistoren und/oder Speichermatrizen herzustellen. Beispielsweise kann die vorliegende Erfindung Silizium (als Bulk-Typ oder SOI, wie oben beschrieben), Germanium, Silizium/Germanium und Galliumarsenid oder jedes andere Halbleitermaterial verwenden, aus dem Transistoren hergestellt werden können. In der Tat können die elektrisch schwebenden Speicherzellen, SC-Transistoren und/oder Speichermatrizen die Techniken verwenden, die in der nicht provisorischen Patentanmeldung mit dem Titel "Integrierte Schaltungsvorrichtung und Verfahren zum Herstellen derselben" ("Integrated Circuit Device, and Method of Fabricating Same") beschrieben und dargestellt sind, die am 2. Juli 2004 von Fazan eingereicht wurde und der die Seriennummer 10/884,481 zugewiesen wurde (im Folgenden "Integrierte Schaltungsvorrichtungspatentanmeldung").
  • Die Speichermatrix 10 (einschließlich von SOI-Speichertransistoren) kann in der Tat mit SOI-Logik-Transistoren integriert werden, wie in der integrierten Schaltungsvorrichtungspatentanmeldung beschrieben und dargestellt. In einer Ausführungsform umfasst beispielsweise eine integrierte Schaltungsvorrichtung einen Speicherabschnitt (beispielsweise mit PD- oder FD-SOI-Speichertransistoren 14) und einen Logikabschnitt mit beispielsweise Hochleistungstransistoren, wie Fin-FET, Mehrfach-Gate-Transistoren und/oder Nicht-Hochleistungstransistoren (beispielsweise Einfach-Gate-Transistoren, die nicht die Leistungseigenschaften von Hochleistungstransistoren aufweisen – nicht dargestellt).
  • Namentlich kann der Transistor 14 mit elektrisch schwebendem Body eine symmetrische oder eine nicht-symmetrische Vorrichtung sein. Wenn der Transistor 14 symmetrisch ist, sind die Source- und Drain-Bereiche im Wesentlichen austauschbar. Wenn der Transistor 14 jedoch eine nicht-symmetrische Vorrichtung ist, haben die Source- oder Drain-Bereiche des Transistors 14 unterschiedliche elektrische, physikalische, Dotierungskonzentrations- und/oder Dotierungsprofil-Eigenschaften. Damit sind die Source- oder Drain-Bereiche einer nichtsymmetrischen Vorrichtung typischerweise nicht austauschbar. Gleichwohl ist der Drain-Bereich des elektrisch schwebenden N-Kanal-Transistors der Speicherzelle (gleich ob die Source- und Drain-Bereiche austauschbar sind oder nicht) der Bereich des Transistors, der mit der Bit-Leitung/dem Abtastverstärker gekoppelt ist.
  • Die obigen Ausführungsformen der vorliegenden Erfindung sind lediglich beispielhafte Ausführungsformen. Sie sind nicht dazu vorgesehen, abschließend zu sein oder die Erfindungen auf die offenbarten präzisen Formen, Techniken, Materialien und/oder Konfigurationen zu beschränken. Viele Modifikationen und Variationen sind im Licht der obigen Lehre möglich. Es ist zu verstehen, dass andere Ausführungsformen verwendet werden können und Betriebsänderungen durchgeführt werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die voranstehende Beschreibung der beispielhaften Ausführungsformen der Erfindung wurde als solche für die Zwecke der Darstellung und Beschreibung präsentiert. Viele Modifikationen und Variationen sind im Licht der obigen Lehre möglich. Es ist vorgesehen, dass der Umfang der Erfindung nicht lediglich auf die detaillierte Beschreibung beschränkt ist, sondern durch die Ansprüche abgesteckt ist, die folgen.

Claims (24)

  1. Dynamische Direktzugriffsspeicherzelle zum Speichern eines ersten Datenzustandes und eines zweiten Datenzustandes, mit: einem Transistor mit elektrisch schwebendem Body mit: einem Source-Bereich (30), einem Drain-Bereich (22), einem Body-Bereich (18), der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, wobei der Body-Bereich elektrisch schwebt, und einem Gate (16), das von dem Body-Bereich beabstandet und kapazitiv damit gekoppelt ist, wobei der Transistor mit elektrisch schwebendem Body einen ersten Datenzustand, der für eine erste Menge an Majoritätsträgern in dem Body-Bereich steht, und einen zweiten Datenzustand aufweist, der für eine zweite Menge an Majoritätsträgern in dem Body-Bereich steht, wobei die erste Menge an Majoritätsträgern geringer ist als die zweite Menge an Majoritätsträgern, wobei der erste Datenzustand durch Anlegen einer ersten Spannung an das Gate, einer zweiten Spannung an den Drain-Bereich und einer dritten Spannung an den Source-Bereich hergestellt wird, sodass in Antwort auf die erste, zweite und dritte Spannung Majoritätsträger aus dem Body-Bereich durch den Source-Bereich entfernt werden, dadurch gekennzeichnet, dass die zweite Spannung größer ist als die erste Spannung und der Absolutwert der Differenz zwischen der ersten Spannung und der dritten Spannung geringer ist als der Absolutwert der Schwellenspannung des Transistors mit elektrisch schwebendem Body.
  2. Dynamische Direktzugriffsspeicherzelle nach Anspruch 1, wobei der Transistor mit elektrisch schwebendem Body ein Transistor vom N-Kanal-Typ ist.
  3. Dynamische Direktzugriffsspeicherzelle nach Anspruch 1, wobei der Transistor mit elektrisch schwebendem Body ein Transistor vom P-Kanal-Typ ist.
  4. Dynamische Direktzugriffsspeicherzelle nach Anspruch 1, wobei der Transistor mit elektrisch schwebendem Body ein Layout, eine Geometrie oder elektrische Eigenschaften aufweist, die eine ausreichende kapazitive Kopplung zwischen dem Drain und dem schwebenden Body sicherstellen, sodass in Antwort auf die erste, zweite und dritte Spannung Majoritätsträger aus dem Body-Bereich durch den Source-Bereich entfernt werden.
  5. Dynamische Direktzugriffsspeicherzelle nach Anspruch 1, wobei der Absolutwert der Differenz zwischen der ersten Spannung und der dritten Spannung wesentlich geringer ist als der Absolutwert der Schwellenspannung des Transistors mit elektrisch schwebendem Body.
  6. Dynamische Direktzugriffsspeicherzelle nach Anspruch 1, wobei der Absolutwert der Differenz zwischen der zweiten Spannung und der ersten Spannung größer als 1 Volt ist.
  7. Dynamische Direktzugriffsspeicherzelle nach Anspruch 1, wobei der zweite Datenzustand, der für eine zweite Menge an Majoritätsträgern in dem Body-Bereich steht, im Wesentlichen durch Stoßionisation hergestellt wird.
  8. Dynamische Direktzugriffsspeicherzelle nach Anspruch 1, wobei die erste und dritte Spannung den gleichen Wert haben.
  9. Dynamische Direktzugriffsspeicherzelle nach Anspruch 1, wobei der zweite Datenzustand im Wesentlichen durch Band-zu-Band-Tunneln von Majoritätsträgern aus dem Drain-Bereich in den Body-Bereich hergestellt wird.
  10. Dynamische Direktzugriffsspeicherzelle zum Speichern eines ersten Datenzustandes und eines zweiten Datenzustandes, mit: einem Transistor mit elektrisch schwebendem Body mit: einem Source-Bereich, einem Drain-Bereich, einem Body-Bereich, der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, wobei der Body-Bereich elektrisch schwebt, und einem Gate, das von dem Body-Bereich beabstandet und kapazitiv damit gekoppelt ist, wobei der Transistor mit elektrisch schwebendem Body einen ersten Datenzustand, der für eine erste Menge an Majoritätsträgern in dem Body-Bereich steht, und einen zweiten Datenzustand aufweist, der für eine zweite Menge an Majoritätsträgern in dem Body-Bereich steht, wobei die erste Menge an Majoritätsträgern geringer ist als die zweite Menge an Majoritätsträgern, wobei der erste Datenzustand durch Anlegen einer ersten Spannung an das Gate, einer zweiten Spannung an den Drain-Bereich und einer dritten Spannung an den Source-Bereich hergestellt wird, sodass in Antwort auf die erste, zweite und dritte Spannung Majoritätsträger aus dem Body-Bereich durch den Drain-Bereich entfernt werden, dadurch gekennzeichnet, dass die dritte Spannung größer ist als die erste Spannung und der Absolutwert der Differenz zwischen der ersten Spannung und der zweiten Spannung geringer ist als der Absolutwert der Schwellenspannung des Transistors mit elektrisch schwebendem Body.
  11. Dynamische Direktzugriffsspeicherzelle nach Anspruch 10, wobei der Transistor mit elektrisch schwebendem Body ein Transistor vom N-Kanal-Typ ist.
  12. Dynamische Direktzugriffsspeicherzelle nach Anspruch 10, wobei der Transistor mit elektrisch schwebendem Body ein Transistor vom P-Kanal-Typ ist.
  13. Dynamische Direktzugriffsspeicherzelle nach Anspruch 10, wobei der Transistor mit elektrisch schwebendem Body ein Layout, eine Geometrie oder elektrische Eigenschaften aufweist, die eine ausreichende kapazitive Kopplung zwischen dem Drain und dem schwebenden Body sicherstellen, sodass in Antwort auf die erste, zweite und dritte Spannung Majoritätsträger aus dem Body-Bereich durch den Drain-Bereich entfernt werden.
  14. Dynamische Direktzugriffsspeicherzelle nach Anspruch 10, wobei der Absolutwert der Differenz zwischen der ersten Spannung und der zweiten Spannung wesentlich geringer ist als der Absolutwert der Schwellenspannung des Transistors mit elektrisch schwebendem Body.
  15. Dynamische Direktzugriffsspeicherzelle nach Anspruch 10, wobei der Absolutwert der Differenz zwischen der dritten Spannung und der ersten Spannung größer als 1 Volt ist.
  16. Dynamische Direktzugriffsspeicherzelle nach Anspruch 10, wobei der zweite Datenzustand, der für eine zweite Menge an Majoritätsträgern in dem Body-Bereich steht, im Wesentlichen durch Stoßionisation hergestellt wird.
  17. Dynamische Direktzugriffsspeicherzelle nach Anspruch 10, wobei die erste und zweite Spannung den gleichen Wert haben.
  18. Dynamische Direktzugriffsspeicherzelle nach Anspruch 10, wobei der zweite Datenzustand im Wesentlichen durch Band-zu-Band-Tunneln von Majoritätsträgern aus dem Source-Bereich in den Body-Bereich hergestellt wird.
  19. Verfahren zum Steuern einer dynamischen Direktzugriffsspeicherzelle mit einem Transistor mit elektrisch schwebendem Body mit einem Source-Bereich, einem Drain-Bereich, einem Body-Bereich, der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, wobei der Body-Bereich elektrisch schwebt, und einem Gate, das von dem Body-Bereich beabstandet und kapazitiv damit gekoppelt ist, wobei das Verfahren umfasst: Anlegen einer ersten Spannung an das Gate, Anlegen einer zweiten Spannung an den Drain-Bereich, Anlegen einer dritten Spannung an den Source-Bereich, wobei der Absolutwert der zweiten Spannung größer ist als der Absolutwert der ersten Spannung und der Absolutwert der Differenz zwischen der ersten Spannung und der dritten Spannung geringer ist als der Absolutwert der Schwellenspannung des Transistors mit elektrisch schwebendem Body, und wobei in Antwort auf die erste, zweite und dritte Spannung Majoritätsträger aus dem Body-Bereich durch den Source-Bereich entfernt werden, um einen ersten Datenzustand mit einer ersten Menge an Majoritätsträgern in dem Body-Bereich herzustellen, wobei der erste Datenzustand sich von einem zweiten Datenzustand des Transistors mit elektrisch schwebendem Body darin unterscheidet, dass die erste Menge an Majoritätsträgern geringer ist als die Menge an Majoritätsträgern in dem Body-Bereich, wenn der Transistor mit elektrisch schwebendem Body sich in dem zweiten Datenzustand befindet.
  20. Verfahren nach Anspruch 19, wobei die Differenz zwischen der ersten Spannung und der zweiten Spannung wesentlich geringer ist als die Schwellenspannung des Transistors mit elektrisch schwebendem Body.
  21. Verfahren nach Anspruch 19, wobei der Absolutwert der Differenz zwischen der ersten Spannung und der zweiten Spannung größer als 1 Volt ist.
  22. Verfahren nach Anspruch 19, wobei der zweite Datenzustand, der für eine zweite Menge an Majoritätsträgern in dem Body-Bereich steht, im Wesentlichen durch Stoßionisation hergestellt wird.
  23. Verfahren nach Anspruch 19, wobei die erste und dritte Spannung den gleichen Wert haben.
  24. Verfahren nach Anspruch 19, wobei der zweite Datenzustand im Wesentlichen durch Band-zu-Band-Tunnel von Majoritätsträgern aus dem Source-Bereich in den Body-Bereich hergestellt wird.
DE602004007536T 2003-09-24 2004-09-23 Stromarme programmiertechnik für einen schwebkörper-speichertransistor, speicherzelle und speichermatrix Active DE602004007536T2 (de)

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