DE19923259A1

DE19923259A1 - Speichereinrichtung und Verfahren zum Programmieren einer Speichereinrichtung

Info

Publication number: DE19923259A1
Application number: DE19923259A
Authority: DE
Inventors: Alexander Kalnitsky; Albert Bergemont
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1998-05-20
Filing date: 1999-05-20
Publication date: 2000-01-05
Anticipated expiration: 2019-05-21
Also published as: KR19990088574A; US6081451A; DE19923259B4; US6137724A

Abstract

Es wird eine Speichereinrichtung offenbart, die mehrere Speicherzellen umfaßt, die in Reihen und Spalten hergestellt werden. Jede Speicherzelle umfaßt einen Speichertransistor mit p-Kanal nach Frohmann-Bentchkowsky und ein MOS-Zugriffstransistor mit n-Kanal. Mehrere Seitenleitungen werden verwendet, um jeden Speichertransistor anzusprechen, während mehrere Enableleitungen verwendet werden, um jeden Zugriffstransistor anzusprechen.

Description

Dieser Anmeldung ist eine Continuation-in-Part der US-Anmeldung Nr. 09/053,309 (An waltsaktenzeichen NSC1-D6500) mit dem Titel "Single-Poly EPROM Cell with CMOS Compatible Programming Voltages", eingereicht am 1. April 1998, für Alexander Kalnitsky et al.

Die Erfindung betrifft eine Speichereinrichtung, die elektrisch programmierbare Einzel-Poly- (Single-Poly) Nur-Lese-Speicherzellen (EPROM-Zellen) verwendet und speziell eine Spei chereinrichtung, die Einzel-Poly-EPROM-Zellen verwendet, die mit CMOS-kompatiblen Spannungen programmiert werden.

In den frühen 70ern wurde von D. Frohmann-Bentchkowsky ein elektrisch programmierbarer Nur-Lese-Speichertransistor (EPROM-Transistor) gestützt auf ein MOS-Bauteil mit p-Kanal mit einem vollständig isolierten Gate eingeführt (s. "A Fully Decoded 2048-Bit Electrically Programmable MOS-ROM" IEEE ISSCC Digest of Technical Papers, S. 80, 1971).

Fig. 1 zeigt eine Schnittdarstellung, welche den Speichertransistor 10 nach Frohmann- Bentchkowsky illustriert. Wie in Fig. 1 gezeigt, umfaßt der Speichertransistor 10 voneinander entfernte, p-Source- und -Drainbereiche 18, die in einer n-Mulde 14 ausgebildet sind, die ih rerseits in einem p-Substrat ausgebildet ist (die Source- und Drainbereiche 16 und 18 können alternativ in einem n-Substrat gebildet werden).

Zusätzlich umfaßt der Transistor 10 auch einen Kanalbereich 20, der zwischen den Source- und Drainbereichen 16 und 18 definiert ist, und eine Schicht aus Gateoxid 22, die über dem Kanalbereich 22 ausgebildet ist. Der Transistor 10 umfaßt ferner ein Gate 24, das über der Gateoxidschicht 22 ausgebildet ist, und eine Schicht aus einem Isolationsmaterial 26, die zu sammen mit der Gateoxidschicht 22 das Gate 24 vollständig einkapselt. Da das Gate 24 voll ständig isoliert ist, wird es im allgemeinen als ein floatendes (potentialfreies oder nicht geer detes) Gate bezeichnet.

Im Betrieb wird der Transistor 10 programmiert, indem Vorspannungen an die Mulde 14 und den Drain 18 angelegt werden, die ausreichend groß sind, um einen Lawinendurchbruch zu induzieren. Ein Lawinendurchbruch wird z. B. durch Anlegen von Masse an die Mulde 14 und einer negativen Durchbruchsspannung an den Drainbereich 18 induziert (während der Sour cebereich 16 entweder geerdet wird oder potentialfrei ist (floatet)), oder indem eine positive Durchbruchsspannung an die Mulde 14 und Masse an den Drainbereich 18 angelegt wird (während an den Sourcebereich 16 die positive Durchbruchsspannung oder kein Potential (floating) angelegt wird).

Die Vorspannungen, die ausreichend sind, um einen Lawinendurchbruch zu induzieren, bauen ein starkes elektrisches Feld über dem Drain-Mulden-Übergangsverarmungsbereich auf. Das starke elektrische Feld am Übergang beschleunigt die Elektronen in dem Übergangsverar mungsbereich (die durch thermisch erzeugte Elektronen-Löcherpaare gebildet werden) zu heißen Elektronen, die dann Ionisierungskollisionen mit dem Gitter erzeugen, wodurch "hei ße Substratelektronen" gebildet werden.

Eine Mehrzahl dieser heißen Substratelektronen durchdringen die Gateoxidschicht 22 und beginnen sich bei dem floatenden Gate 24 anzusammeln, weil das floatende Gate 24 im Ver hältnis zum Drainbereich 18 ein relativ positives Potential aufweist.

Das Potential des floatenden Gates 24 wird durch die Spannungen definiert, die über die Mul de 14, den Sourcebereich 16 und den Drainbereich 18 unter dem Oberflächenbereich des floatenden Gates 24, das über diesen Bereichen ausgebildet ist, an das floatende Gate 24 ge koppelt werden. Da das floatende Gate 24 nur wenig über den Source- und Drainbereichen 16 und 18 ausgebildet ist, wird das Potential des floatenden Gates 24 hauptsächlich durch die an die Mulde 14 angelegte Spannung bestimmt.

Wenn daher an die Mulde 14 (und den Sourcebereich 16) Masse angelegt wird, und wenn während der Programmierung an den Drainbereich 18 die negative Durchbruchsspannung angelegt wird, beträgt das Potential an dem floatenden Gate 24 etwas weniger als Masse, was wiederum im Verhältnis zur negativen Durchbruchsspannung, die an den Drainbereich 18 angelegt wird, relativ positiv ist.

(Wenn an die Mulde 14 eine positive Durchbruchsspannung angelegt wird und an den Drain bereich 18 Masse angelegt wird, hat das floatende Gate 24 ein Potential, das etwas niedriger ist als die positive Durchbruchsspannung, die ihrerseits im Verhältnis zu Masse, die an den Drainbereich 18 angelegt wird, positiv ist).

Der Transistor 10 wird gelesen, indem an die Mulde 14 und den Sourcebereich 16 Masse an gelegt wird und an den Drainbereich 18 eine Lesespannung angelegt wird. Wenn der Transi stor 10 programmiert wurde, bewirkt die negative Ladung an dem floatenden Gate 24, daß sich der Kanalbereich 20 invertiert (wobei diese Inversion permanent ist, solange die negative Ladung an dem floatenden Gate 24 bleibt). Als eine Folge bewirken die Lesevorspannungen, die an die Source- und Drainbereiche 16 und 18 angelegt werden, daß ein Strom von dem Drainbereich 18 zum Sourcebereich 16 fließt.

Wenn andererseits der Transistor 10 nicht programmiert wurde, ist die geringe negative La dung, die bei dem floatenden Gate 24 vorhanden ist, nicht ausreichend, um den Kanalbereich 20 zu invertieren. Als eine Folge bleibt der Kanalbereich 20 angereichert. Wenn also die Le sevorspannungen an den Source- und den Drainbereich 16 und 18 angelegt werden, kann kein Strom fließen.

Der Speichertransistor 10 wird gelöscht, indem der Transistor 10 mit Ultraviolettlicht (UV) bestrahlt wird, um die Elektronen zu entfernen. Das UV-Licht erhöht die Energie der Elektro nen, was wiederum dazu führt, daß die Elektronen die umgebenden Oxidschichten durchdrin gen können.

Der Transistor nach Frohmann-Bentschkowsky verwendet somit ein MOS-Bauteil mit p-Kanal zum Injizieren von Elektronen in das floatende Gate (im Gegensatz zu den jüngeren EPROM- Bauteilen, die ein MOS-Bauteil mit n-Kanal zum Injizieren von Elektronen in das floatende Gate verwenden).

Obwohl einige der ersten EPROMS, die von Intel™ verkauft wurden, auf dem Transistor von Frohmann-Bentchkowsky basierten, wurde der Transistor bald durch andere Strukturen er setzt und ist seitdem weitgehend in Vergessenheit geraten.

Die Stammanmeldung offenbarte, daß durch Ausbilden eines Speichertransistors nach Froh mann-Bentchkowsky, so daß er eine physische Gatelänge aufweist, die geringer ist als die physische Gatelänge eines CMOS-Transistors, wie sie durch vorgegebene Entwurfsregeln definiert wird, der Speichertransistor nach Frohmann-Bentchkowsky mit Spannung program mierbar ist, die gemäß den vorgegebenen Entwurfsregeln zulässig sind.

Die Stammanmeldung offenbart jedoch nicht die Verwendung mehrerer Speichertransistoren nach Frohmann-Bentchkowsky. Da zahlreiche Fälle existieren, in denen mehr als ein einzel nes EPROM-Bauteil notwendig ist, besteht Bedarf an einer Speichereinrichtung, die eine gro ße Anzahl von Speichertransistoren nach Frohmann-Bentchkowsky enthält.

Eine Speichereinrichtung gemäß der Erfindung verwendet eine große Anzahl von Speicher transistoren nach Frohmann-Bentchkowsky. Die Speichereinrichtung, die in einem Halblei termaterial eines ersten Leitfähigkeitstyps ausgebildet ist, umfaßt mehrere Mulden eines zweiten Leitfähigkeitstyps, die in dem Halbleitermaterial ausgebildet sind, und mehrere Spei cherzellen, die in Spalten und Reihen (Zeilen) angeordnet sind.

Jede Speicherzelle umfaßt einen Speichertransistor nach Frohmann-Bentchkowsky, der eine Source und einen Drain des ersten Leitfähigkeitstyps aufweist. Die Source und der Drain sind ihrerseits in einer Mulde ausgebildet, die mit der Source des Speichertransistors elektrisch verbunden ist.

Zusätzlich umfaßt jede Speicherzelle auch einen Zugriffstransistor, der eine Source und ein Drain des zweiten Leitfähigkeitstyps, welche in dem Substratmaterial ausgebildet sind, sowie ein Gate aufweist. Ferner ist in jeder Speicherzelle der Drain des Zugriffstransistors mit dem Drain des Speichertransistors verbunden.

Die Speichereinrichtung umfaßt auch mehrere Seitenleitungen (oder Page-Leitungen), die benachbart zu den Zellenreihen ausgebildet sind, wobei daß jede Seitenleitung mit der Source jedes Speichertransistors in einer Zellenreihe verbunden ist. Mehrere Enableleitungen sind ferner benachbart zu den Zellenspalten ausgebildet, wobei jede Enableleitung mit dem Gate jedes Zugriffstransistors in einer Zellenspalte verbunden ist.

Die Speichereinrichtung umfaßt ferner mehrere Leseleitungen, die benachbart zu den Zellen spalten ausgebildet sind, wobei jede Leseleitung mit dem Drain jedes Speichertransistors in einer Zellenspalte verbunden ist. Bei einer alternativen Ausführungsform sind die Leseleitun gen so ausgebildet, daß jede Leseleitung mit der Source jedes Zugriffstransistors in einer Zellenspalte verbunden ist.

Die Speichereinrichtung wird programmiert, indem eine Reihe aus Speicherzellen ausgewählt wird, die programmiert werden sollen. Zusätzlich wird ein Enablespannung an jede Enable leitung angelegt, die mit einer zu programmierenden Speicherzelle in der Zellenreihe verbun den ist, während eine Programmierspannung an die Seitenleitung angelegt wird, die mit der Zellenreihe verbunden ist, welche für das Programmieren ausgewählt wurde. Als eine Folge dieser Vorspannungen werden heiße Durchgreiflöcher induziert, die von dem Sourcebereich zum Drainbereich jedes zu programmierenden Transistors fließen, ohne bei dem Übergang zwischen dem Drain und dem Halbleitermaterial einen Lawinendurchbruch zu induzieren. Die heißen Durchgreiflöcher bewirken wiederum, daß Elektronen in die Gates der zu program mierenden Speichertransistoren injiziert werden.

Die Speichereinrichtung wird gelesen, indem eine Reihe aus Speicherzellen, welche gelesen werden sollen, ausgewählt wird. Zusätzlich wird eine Enablespannung an jede Enableleitung angelegt, während eine Lesespannung an die Seitenleitung angelegt wird, die mit der Reihe aus Speicherzellen verbunden ist, welche zum Lesen ausgewählt wurde. Als eine Folge dieser Vorspannung wird ein Strom induziert, der in jeder Speicherzelle fließt, die programmiert wurde.

Ein besseres Verständnis der Merkmale und Vorteile der Erfindung erhält man aus der fol genden detaillierten Beschreibung bevorzugter Ausführungsformen in Verbindung mit der Zeichnung, in denen die Grundsätze der Erfindung erläutert sind. In den Figuren zeigt:

Fig. 1 eine Schnittdarstellung eines EPROM-Speichertransistors 10 nach Frohmann- Bentchkowsky;

Fig. 2 eine Schnittdarstellung einer CMOS-Logikschaltung 100 gemäß der Stammanmel dung;

Fig. 3 einen Graphen einer Reihe von Programmierspannungen über den physischen Län gen des floatenden Gates gemäß der Stammanmeldung;

Fig. 4 einen schematische Schaltplan eines Teils einer Speichereinrichtung 100 gemäß der Erfindung;

Fig. 5 eine Draufsicht, welche ein Layout 300 eines Teils der Einrichtung 200 gemäß der Erfindung illustriert;

Fig. 6 eine Schnittdarstellung entlang der Linie 6-6 in Fig. 5;

Fig. 7 einen schematischen Schaltplan eines Teils einer Einrichtung 400 gemäß einer ersten alternativen Ausführungsform der Erfindung;

Fig. 8 eine Draufsicht, welche ein Layout 500 eines Teiles der Einrichtung 400 gemäß der Erfindung illustriert;

Fig. 9 eine Schnittdarstellung entlang der Linie 9-9 in Fig. 8;

Fig. 10 einen schematischen Schaltplan eines Teils einer Einrichtung 1000 gemäß einer zweiten alternativen Ausführungsform der Erfindung;

Fig. 11A bis 11E Zeitablaufdiagramme zur Illustrierung des Betriebs der Einrichtung 1000;

Fig. 12A bis 12E Zeitablaufdiagramme zur Illustrierung des Betriebs der Einrichtung 1000; und

Fig. 13 einen schematischen Schaltplan eines Teils einer Einrichtung 1300 gemäß einer dritten alternativen Ausführungsform der Erfindung.

Gemäß der Stammanmeldung wird der EPROM-Transistor nach Frohmann-Bentchkowsky aus Fig. 1 programmiert, indem Vorspannungen an die Mulde 14, den Sourcebereich 16 und den Drainbereich 18 angelegt werden, die ausreichend sind, um Löcher zu induzieren, die von dem Sourcebereich 16 zu dem Drainbereich 18 mit ausreichend kinetischer Energie fließen, um Ionisierungskollisionen mit dem Gitter zu verursachen, und nicht genügen, um einen La winendurchbruch bei dem Drain-Mulden-Übergang zu induzieren.

Die Löcher fließen von dem Sourcebereich 16 zum Drainbereich 18, wenn der Verarmungs bereich, der zu dem umgekehrt vorgespannten Drain-Mulden-Übergang gehört, sich über den Verarmungsbereich, der zu dem Source-Mulden-Bereich gehört, erstreckt und diesen über lappt.

Wenn sich die Drain- und Sourceverarmungsbereiche überlappen, was als Durchgreifeffekt (Punchthrough) bekannt ist, reduziert das elektrische Drain-Source-Feld die Potentialenergie sperre bei dem Source-Mulden-Übergang. Die Energiesperre mit reduziertem Potential läßt ihrerseits die Löcher im Sourcebereich 16 die Sperre überwinden, wodurch ein Löcherfluß unter der Oberfläche der Einrichtung von dem Sourcebereich 16 zu dem Drainbereich 18 er zeugt wird.

Wenn die zum Drainbereich 18 fließenden Löcher heiß sind, tritt eine Ionisierungskollision der Löcher mit dem Gitter auf, wodurch heiße Substratelektronen gebildet werden. Ein Teil der heißen Substratelektronen durchdringt seinerseits die Schicht des Gateoxids 22 und sam melt sich an dem floatenden (potentialfreien) Gate 24 an. Da die meisten der heißen Substrat elektronen direkt unter dem floatenden Gate 24 anstatt bei dem Drain-Mulden-Übergang ge bildet werden, ist die Programmierung gemäß der Stammanmeldung effizienter als die Lawi nendurchbruchs-Programmierung des Standes der Technik.

Ob der zu dem rückwärts vorgespannten Drain-Mulden-Übergang gehörende Verarmungsbe reich sich über den Source-Mulden-Verarmungsbereich erstreckt und diesen überlappt, und ob die Löcher "heiß" werden, wenn sie zum Drainbereieh 18 fließen, d. h. ob die Löcher ausrei chend kinetische Energie haben, damit Ionisierungskollisionen mit dem Gitter stattfinden, ist eine Funktion der Dotierungskonzentration der Mulden, der effektiven Kanallänge und der an die Mulde 14, den Sourcebereich 16 und den Drainbereich 18 angelegten Spannungen.

Halbleitermulden haben üblicherweise eine n-Dotierungskonzentration im Bereich von 1×10¹⁶ bis 1×10¹⁸ Atome/cm³ für Bauteile, die auf einer Entwurfsregel für 0,35 µm basieren, und von 1×10¹⁶ bis 1×10¹⁹ Atome/cm³ für Bauteile, die auf Entwurfsregeln für 0,25 µm basieren, wo bei die höchsten Konzentrationen üblicherweise in der Nähe der Silizium-Oxid-Grenzfläche gefunden werden.

(Wie oben erwähnt, können die Source- und Drainbereiche 16 und 18 alternativ anstatt in der Mulde auch in dem Substrat ausgebildet werden. Halbleitersubstrate haben üblicherweise eine n-Dotierungskonzentration im Bereich von 1×10¹⁶ bis 1×10¹⁸ Atome/cm³ für Bauteile, die auf einer Entwurfsregel für 0,35 µm basieren, und von 1×10¹⁶ bis 1×10¹⁹ Atome/cm³ für Bauteile, die auf einer Entwurfsregel für 0,25 mm basieren, wobei die höchsten Konzentrationen übli cherweise in der Nähe der Silizium-Oxid-Grenzfläche gefunden werden).

Die Erhöhung der Dotierungskonzentration über diese üblichen Pegel reduziert die Stärke des elektrischen Drain-Source-Feldes und die Durchbruchsspannung des Drain-Substrat- Übergangs. Der Transistor 10 verwendet daher vorzugsweise übliche Substrat- und Mulden dotierungskonzentrationen.

Übliche Source- und Drainbereiche haben ihrerseits normalerweise eine p- Dotierungskonzentration im Bereich von 1×10¹⁹ bis 1×10²¹ Atome/cm³ für Bauteile, die auf einer Entwurfsregel für 0,35 µm basieren, und von 1×10¹⁹ bis 1×10²¹ Atome/cm³ für Bauteile, die auf einer Entwurfsregel für 0,25 µm basieren. Als Folge beträgt bei einem üblich dotierten p-Drainbereich, der in einem üblich dotierten n-Substrat ausgebildet ist, die übliche Drain- Mulden-Durchbruchsspannung ungefähr 6-12 Volt, abhängig von den Einzelheiten der ver wendeten Technologie.

Was die effektive Kanallänge betrifft, so wird die Kanallänge durch die physische Gatelänge definiert, während die effektive Kanallänge durch die Größe der lateralen Diffusion definiert wird, die nach dem Ausbilden der Source- und Drainbereiche auftritt.

Für einen gegebenen Herstellungsprozeß ist die Größe der lateralen Diffusion, die relativ un bedeutend ist, ungefähr konstant. Obwohl die effektive Kanallänge geringer ist als die physi sche Gatelänge, wird somit die effektive Kanallänge durch die physische Gatelänge definiert.

In der Stammanmeldung wird der Speichertransistor 10 so ausgebildet, daß er eine physische Gatelänge hat, die es ermöglicht, daß heiße Durchgreiflöcher vom Sourcebereich 16 zum Drainbereich 18 fließen, wenn die Drain-Source-Spannung geringer ist als die Drain-Mulden- Durchbruchsspannung.

Als allgemeine Regel gilt, daß Bauteile mit kürzerem Kanal, z. B. 0,25 µm und 0,35 µm Bau teile, höhere Substratdotierungsdichten und flachere Übergänge verwenden als Bauteile mit längerem Kanal, wodurch die Source-Drain-Übergänge abrupter werden. Die abrupten Über gänge reduzieren die Durchbruchsspannungen am Übergang, während eine höhere Kanaldo tierung die Spannung erhöht, die zum Induzieren des Durchgriffs notwendig ist. Die Verrin gerung der Gatelänge beeinflußt den Durchbruch am Übergang nicht, sie reduziert jedoch die Spannung zum Induzieren des Durchgriffs erheblich.

Was die Vorspannungen betrifft, wird an den Drain 18 Masse angelegt, während an die Mulde 14 und die Source 16 eine positive Programmierspannung angelegt wird, die ausreichend ist, um einen Löcherfluß vom Sourcebereich 16 zum Drainbereich 18 zu induzieren, der genü gend kinetische Energie hat, um Ionisierungskollisionen mit dem Gitter zu erzeugen, und nicht ausreichend ist, um einen Lawinendurchbruch am Drain-Mulden-Übergang zu induzie ren.

Bei einer physischen Gatelänge von 0,35 µm, basierend auf einer Entwurfsregel oder Tech nologie für. 0,35 µm (und üblichen Dotierungskonzentrationen für die Mulde, die Source und den Drain) z. B., werden die vom Sourcebereich 16 zum Drainbereich 18 fließenden Löcher heiß, wenn die an die Mulde 14 und den Sourcebereich 16 angelegte Spannung ungefähr gleich 5,75 Volt ist.

Ähnlich werden bei einer physischen Gatelänge von 0,25 µm gestützt auf einer Entwurfsregel oder Technologie für 0,25 µm (und übliche Dotierungskonzentrationen für die Mulde, die Source und den Drain) die vom Sourcebereich 16 und Drainbereich 18 fließenden Löcher heiß, wenn an die Mulde 14 und den Sourcebereich 16 eine Spannung angelegt wird, die un gefähr gleich 4,5 Volt beträgt.

Zusätzlich hierzu kann an die Mulde 14 und die Source 16 alternativ Masse angelegt werden, während an den Drain 18 eine negative Programmierspannung angelegt wird, die ausreichend ist, um einen Löcherfluß vom Sourcebereich 16 zum Drainbereich 18 zu induzieren, der aus reichend kinetische Energie hat, um Ionisierungskollisionen mit dem Gitter hervorzurufen, und nicht ausreichend ist, um einen Lawinendurchbruch bei dem Drain-Mulden-Übergang zu induzieren.

Ferner müssen die an die Mulde 14 und den Sourcebereich 16 angelegten Spannungen nicht gleich sein. Die an den Sourcebereich 16 angelegte Spannung kann niedriger sein als die an die Mulde 14 angelegte Spannung, wodurch der Source-Mulden-Übergang rückwärts vorge spannt wird, oder größer als die an die Mulde 14 angelegte Spannung, wodurch der Source- Mulden-Übergang vorwärts vorgespannt wird. Eine Vorwärtsspannung von mehr als ungefähr 0,7 Volt sollte die Löcherinjektion in den Verarmungsbereich erhöhen und kann die Pro grammierung effizienter machen.

Die Stammanmeldung setzt somit heiße Durchgreiflöcher ein, die bei Spannungen erzeugt werden, die deutlich niedriger sind als die Spannungen, die für den Durchbruch des Drain- Mulden-Übergangs erforderlich sind, um Elektronen in das floatende Gate zu injizieren.

Weiter mit Bezug auf die Stammanmeldung ist der Speichertransistor 10 in eine herkömmli che CMOS-Logikschaltung integrierbar, indem eine physische Gatelänge eingesetzt wird, die geringer ist als die physische Gatelänge der MOS-Transistoren in der CMOS-Schaltung (bei den heutigen Prozessen zum Herstellen von CMOS-Bauteilen sind die physischen Gatenlän gen von NMOS und PMOS üblicherweise gleich).

Fig. 2 zeigt eine Schnittdarstellung, die eine CMOS-Logikschaltung 100 gemäß der Stam manmeldung illustriert. Wie in Fig. 2 gezeigt, umfaßt die Schaltung 100 einen PMOS- Transistor 120 und einen EPROM-Transistor 140 nach Frohmann-Bentchkowsky, die in einer n-Mulde 114 ausgebildet sind, sowie einen NMOS-Transistor 160, der in einer p-Mulde 116 ausgebildet ist. Zusätzlich sind die n-Mulde 114 und die p-Mulde 116 in einem p-Substrat 112 ausgebildet.

(Obwohl die beschriebene Schaltung 100 in einer Zwillingsmulde ausgebildet ist, die eine n- Mulde 114 und eine p-Mulde 116 umfaßt, kann die Schaltung 100 alternativ in einer einzigen Mulde gebildet werden, wobei die Transistoren 120 und 140 oder der Transistor 160 direkt in dem Substrat ausgebildet werden).

Wie weiter in Fig. 2 gezeigt ist, weisen die Transistoren 120 und 140 jeweils voneinander entfernte p-Source und -Drainbereiche 122/124 bzw. 142/144 auf, die in der n-Mulde 114 ausgebildet sind, während der Transistor 160 voneinander entfernte n-Source und -Drainbe reiche 162 und 164 aufweist, die in der p-Mulde 116 ausgebildet sind.

(p-Source und -Drainbereiche 122/124 und 142/144 sind in Fig. 2 mit PLDD-Bereichen 122'/124' und 142'/144' dargestellt, während die n-Source und -Drainbereiche 162 und 164 mit NLDD-Bereichen 162' und 164' dargestellt sind. Alternativ können auch LDD-Halo- Strukturen verwendet werden).

Zusätzlich haben die Transistoren 120, 140 und 160 jeweils einen Kanalbereich 126, 146 und 166, der zwischen den Source- und Drainbereichen 122/124, 142/144 bzw. 162/164 definiert ist.

Ferner weisen die Transistoren 120, 140 und 160 jeweils einen Schicht aus Gateoxid 128, 148 bzw. 168 auf, die über dem Kanalbereich 126, 146 bzw. 166 ausgebildet ist, und ein Gate 130, 150 bzw. 170, das über der Gateoxidschicht 128, 148 bzw. 168 ausgebildet ist. Zusätzlich sind entlang der Seitenwände der Gates 130, 150 bzw. 170 Abstandshalter aus Oxid 132, 152 bzw. 172 ausgebildet.

Gemäß der Stammanmeldung wird der NMOS-Transistor 160 so hergestellt, daß er eine phy sische Gatelänge L1 hat, die gleich der minimalen physischen Gatelänge ist, während der Transistor 140 so hergestellt wird, daß er eine physische Gatelänge L2 hat, die kleiner als die Länge L1 ist.

Üblicherweise definiert die Entwurfsregel oder Prozeßtechnologie, die zum Herstellen von MOS-Transistoren eingesetzt wird, eine minimale physische Gatelänge. Die minimale physi sche Gatelänge ist nicht die kleinste Strukturgröße, die mittels Photolithographie erzeugt wer den kann, sondern sie ist die kleinste Strukturgröße, die gemäß den Regeln für CMOS- Bauteile zulässig ist.

Eine Entwurfsregel oder Prozeßtechnologie für 0,35 µm definiert z. B. eine minimale physi sche Gatelänge von 0,35 µm für die NMOS-Transistoren. Ähnlich definiert eine Entwurfsre gel oder Prozeßtechnologie für 0,25 µm eine minimale physische Gatelänge von 0,25 µm für die NMOS-Transistoren. Als eine Folge wird üblicherweise die minimale physische Gatelän ge dazu verwendet, die Entwurfsregel oder Prozeßtechnologie zu identifizieren, die zum Her stellen der MOS-Transistoren eingesetzt wird.

Fig. 3 zeigt einen Graphen, der eine Reihe von Programmierspannungen über physischen Längen des floatenden Gates gemäß der Stammanmeldung illustriert. Wie in Fig. 3 gezeigt, werden bei einer physischen Länge des floatenden Gates von 0,25 µm gestützt auf Entwurfs regel oder Technologie für 0,35 µm (bei üblichen Dotierungskonzentrationen für die Mulde, die Source und den Drain) von dem Sourcebereich 142 zu dem Drainbereich 144 fließende Löcher heiß, wenn der Drain 144 geerdet wird und die an die n-Mulde 144 und den Sourcebe reich 142 angelegte Spannung ungefähr gleich 3,5 Volt ist.

Die gemäß einer Entwurfsregel für 0,35 µm hergestellte CMOS-Bauteile verwenden übli cherweise eine Energieversorgung, die eine mittlere Spannung von 3,3 Volt und eine maxi male Spannung von ungefähr 3,6 Volt hat. Durch Verkürzen der physischen Gatelänge des Speichertransistors 140 (wodurch auch die Kanallänge verkürzt wird) im Verhältnis zu der Entwurfsregel oder Technologie, kann somit der Transistor 140 mit der vorhandenen CMOS- Energieversorgung programmiert werden.

Ferner beträgt die maximalzulässige Spannung, die der maximalen Spannung entspricht, die während kurzer Zeit angelegt werden kann, ohne das Bauteil zu zerstören, bei der Entwurfs regel für 0,35 µm ungefähr 4,6 Volt. Wenn also aus einer externen oder anderen Energiever sorgung 4,5 Volt erhalten werden können, kann der Speichertransistor 140 mit einer physi schen Gatelänge hergestellt werden, die nur geringfügig kürzer ist als bei der Entwurfsregel, z. B. ungefähr 0,30 µm.

Wie man aus Fig. 3 extrapolieren kann, werden auf ähnliche Weise bei einer physischen Ga telänge von 0,15 µm gestützt auf eine Entwurfsregel oder Technologie für 0,25 µm (und bei üblichen Dotierungskonzentrationen für die Mulde, die Source und den Drain) von dem Sour cebereich 142 zum Drainbereich 144 fließende Löcher heiß, wenn die an die Mulde 114 und den Sourcebereich 142 angelegte Spannung ungefähr gleich 2,7 Volt ist.

Die mit einer Entwurfsregel für 0,25 µm hergestellten CMOS-Bauteile verwenden üblicher weise eine Energieversorgung, die eine mittlere Spannung von 2,5 Volt, eine maximale Span nung von ungefahr 2,75 Volt und eine maximal zulässige Spannung von über 3,25 Volt auf weisen. Durch Verkürzen der physischen Gatelänge im Verhältnis zur Entwurfsregel kann somit der Speichertransistor 140 mit Spannungen programmiert werden, welche die maximal zulässige Spannung gemäß dieser Entwurfsregel nicht überschreiten.

Ferner ist die EPROM-Zelle nach Frohmann-Bentchkowsky gemäß der Stammanmeldung ohne zusätzliche Verarbeitungsschritte in einen Standard-CMOS-Herstellungsprozeß inte grierbar. Die Zelle der Stammanmeldung unterscheidet sich von einem herkömmlichen CMOS-Transistor hauptsächlich dadurch, daß die physische Gatelänge kürzer ist (und das Gate elektrisch isoliert ist).

Fig. 4 zeigt einen schematischen Schaltplan, der einen Teil einer Speichereinrichtung 200 gemäß der Erfindung illustriert. Wie in Fig. 4 gezeigt, umfaßt das Bauteil 200 mehrere Spei cherzellen 210, die in Reihen und Spalten angeordnet sind.

Jede Speicherzelle 210 umfaßt ihrerseits einen Speichertransistor 212, der eine Source, einen Drain und ein floatendes Gate aufweist, sowie einen Zugriffstransistor 214, der eine mit Mas se verbundene Source, einen mit dem Drain des Speichertransistor verbundenen Drain und ein Gate aufweist.

Jeder Speichertransistor 212 ist ein Transistor mit p-Kanal nach Frohmann-Bentchkowsky, der gemäß der Stammanmeldung ausgebildet ist, d. h. mit einer physischen Gatelänge, die eine Programmierung mittels heißen Durchgreiflöchern ohne Durchbrechen des Übergangs er laubt, während jeder Zugriffstransistor 214 ein CMOS-Bauteil mit n-Kanal ist.

Wie weiter in Fig. 4 gezeigt, umfaßt die Einrichtung 200 auch mehrere Seitenleitungen (page lines) PL1-PLm, die benachbart zu den Reihen der Zellen 210 ausgebildet sind, so daß jede Seitenleitung PL mit der Source jedes Speichertransistors 212 einer Reihe aus Zellen 210 ver bunden ist.

Zusätzlich umfaßt die Einrichtung 200 auch mehrere Enableleitungen EL1-ELn und mehrere Leseleitungen SL1-SLn. Die Enableleitungen EL1-ELn sind benachbart zu den Spalten aus Zellen 210 ausgebildet, wobei jede Enableleitung EL mit dem Gate jedes Zugangstransistors 314 in einer Spalte aus Zellen 210 verbunden ist.

Ähnlich wie die Enableleitungen EL1-ELn sind auch die Leseleitungen SL1-SLn benachbart zu den Spalten aus Zellen 210 ausgebildet. Anders als die Enableleitungen EL1-ELn ist je doch jede Leseleitung SL mit dem Drain jedes Speichertransistors 212 in einer Spalte aus Zellen 210 verbunden.

Wie zusätzlich in Fig. 4 gezeigt, umfaßt die Einrichtung 200 auch mehrere Isolationstransisto ren IT1-1Tn und mehrere Leseverstärker SA1-SAn. Die Isolationstransistoren IT1-ITn sind CMOS-Bauteile mit n-Kanal, welche mit den Leseleitungen SL1-SLn verbunden sind, wobei jeder Isolationstransistor IT mit einer der Leseleitungen SL verbunden ist. Ferner ist eine Iso lationsleitung IL mit dem Gate jedes Isolationstransistors IT verbunden.

Die Leseverstärker SA1-SAn wiederum sind mit den Isolationstransistoren IT1-ITn verbun den, wobei jeder Leseverstärker SA mit einem der Isolationstransistoren IT verbunden ist.

Im Betrieb wird die Einrichtung 200 reihenweise (seitenweise) programmiert, indem an die Isolationsleitung IL Masse angelegt wird. Das Erden der Isolationsleitung IL schaltet die Iso lationstransistoren IT1-ITn ab, wodurch wiederum die Leseverstärker SA1-SAn von den Speicherzellen 210 getrennt werden.

Zusätzlich wird eine Programmierspannung, z. B. 3,5 Volt (gestützt auf eine Entwurfsregel für 0,35 µm) an die Seitenleitung PL angelegt, die mit der zu programmierenden Reihe/n oder Seite/n aus Zellen 210 verbunden ist, welche die zu programmierende Zelle/n enthält, wäh rend an den Rest der Seitenleitung PL Masse angelegt wird.

Ferner wird eine erste Enablespannung, z. B. 3,3 Volt (gestützt auf eine Entwurfsregel für 0,35 µm) an jede Enableleitung EL1-ELn angelegt, die mit einer Spalte aus Zellen 210 verbunden ist, welche eine zu programmierende Zelle 210 enthält, während an den Rest der Enablelei tungen EL1-ELn Masse angelegt wird.

Wenn z. B. nur die Zelle A in Fig. 4 programmiert werden soll, wird die Programmierspan nung an die Seitenleitung PL1 angelegt, während an die Seitenleitungen PL2-PLm Masse angelegt wird. Zusätzlich wird die erste Enablespannung an die Enableleitung EL1 angelegt, während an die übrigen Enableleitnngen EL2-ELn Masse angelegt wird. (Auch die Isolati onsleitung IL wird geerdet.) Wenn diese Vorspannungen verwendet werden, wird die Zelle A in Fig. 4 mit heißen Durchgreiflöchern programmiert, wie in bezug auf die Stammanmeldung beschrieben ist.

Die Einrichtung 200 wird nun reihenweise (seitenweise) durch Anlegen einer zweiten Enable spannung, z. B. 3,3 Volt (gestützt auf eine Entwurfsregel für 0,35 µm), an die Isolationsleitung IL gelesen. Das Anlegen der zweiten Enablespannung an die Isolationsleitung IL schaltet die Isolationstransistoren IT1-ITn ein, wodurch wiederum die Leseverstärker SA1-SAn mit den Speicherzellen 210 verbunden werden.

Zusätzlich wird eine Lesespannung, z. B. 2,0 Volt (gestützt auf eine Entwurfsregel für 0,35 µm), an die Seitenleitung PL angelegt, die mit der Reihe (oder Seite) aus Zellen 210 ver bunden ist, welche die zu lesenden Zellen enthält, während an den Rest der Seitenleitungen PL Masse angelegt wird. Ferner wird an jede Enableleitung EL1-ELn Masse angelegt.

Wenn z. B. die Zellen A, B und C in Fig. 4 gelesen werden sollen, wird die Lesespannung an die Seitenleitung PL1 angelegt, während an die Seitenleitung PL2-PLm Masse angelegt wird. Zusätzlich wird an jede Enableleitung EL1-ELn Masse angelegt, während die zweite Enable spannung an die Isolationsleitung IL angelegt wird.

Wenn diese Vorspannungen vorliegen, fließt ein Strom zu den Leseverstärkern SA1-SAn, wenn die Zellen programmiert worden waren, während ein kleiner oder kein Strom fließt, wenn die Zellen nicht programmiert sind. Jeder Leseverstärker SA erfaßt dann die Differenz der Stromgröße, um zu ermitteln, ob eine logische Null oder eine logische Eins in der Zelle gespeichert ist.

Fig. 5 zeigt eine Draufsicht, welche ein Layout 300 eines Teils der Einrichtung 200 gemäß der Erfindung illustriert. Fig. 6 zeigt eine Schnittdarstellung entlang der Linie 6-6 in Fig. 5.

Wie in den Fig. 5 und 6 gezeigt, sind die Zugriffstransistoren 214 mit n-Kanal, welche jeweils eine Source 220, einen Drain 222 und ein Gate 224 aufweisen, in einem p-Substrat 226 aus gebildet, während die Speichertransistoren 212, die jeweils eine Source 230, einen Drain 232 und ein floatendes Gate 234 aufweisen, in n-Mulden 236 ausgebildet sind, die ihrerseits in einem p-Substrat 226 ausgebildet sind. (Die Zugriffstransistoren 214 können alternativ in ei ner p-Mulde ausgebildet werden).

Wie weiter in den Fig. 5 und 6 gezeigt, sind in jeder n-Mulde 236 zwei Speichertransistoren 212 ausgebildet, so daß die Sources 230 jedes Speichertransistors 212 einen Seitenleitungs kontakt 240, der mit einer Seitenleitung PL verbunden ist, gemeinsam nutzen. Zusätzlich hat jede n-Mulde 236 einen Muldenkontakt 242, der ebenfalls mit der Seitenleitung PL verbun den ist. (Jeder der Speichertransistoren 212 in einer Reihe kann alternativ in einer einzelnen n- Mulde ausgebildet sein.)

Die Drains 232 jedes der Speichertransistoren 212 in einer Spalte sind elektrisch miteinander und mit den Drains 222 aller Zugriffstransistoren 214 in der Spalte über Drainkontakte 244 und eine Leseleitung SL verbunden.

Zusätzlich ist die Source 220 jedes Zugriffstransistors 214 in einer Spalte mit der Source 220 eines anderen Zugriffstransistors 214 in dieser Spalte verbunden, und sie ist mit den Sources 220 aller Zugriffstransistoren 214 in der Spalte über Massekontakte 246 elektrisch verbunden. Die Sources 220 aller Zugriffstransistoren 214 in einer Reihe sind miteinander über vergrabe ne Sourceleitungen 250 verbunden. Ferner sind die Gates 224 der Zugriffstransistoren 214 in einer Spalte über Enablekontakte 252 und eine Enableleitung EL elektrisch miteinander ver bunden.

Fig. 7 zeigt einen Schaltplan, der einen Teil einer Einrichtung 400 gemäß einer ersten alterna tiven Ausführungsform der Erfindung illustriert. Wie in Fig. 7 gezeigt, verwendet die Ein richtung 400, die ähnlich wie die Einrichtung 200 der Fig. 4 ist, demzufolge auch die gleichen Bezugszeichen, um die Strukturen zu bezeichnen, die in beiden Einrichtungen übereinstim men.

Wie weiter in Fig. 7 gezeigt ist, unterscheidet sich die Einrichtung 400 von der Einrichtung 200 hauptsächlich dadurch, daß mehrere Multiplexer MUX1-MUXn anstelle der Isolation stransistoren IT1-ITn verwendet werden. Jeder Multiplexer MUX hat einen mit Masse ver bundenen Eingang, einen mit einem Leseverstärker SA verbundenen Eingang, der einer Spalte aus Zellen 210 entspricht, und einen Ausgang, der mit der Source jedes Zugriffstransi stors 214 in der Spalte der Zellen 210 verbunden ist (anstatt mit dem Drain im Falle der Iso lationstransistoren IT).

Im Betrieb wird die Einrichtung 400 reihenweise (seitenweise) programmiert, indem an die Isolationsleitung IL Masse angelegt wird. Das Erden der Isolationsleitung IL bewirkt, daß die Multiplexer MUX1-MUXn die Leseleitungen SL1-SLn mit Masse verbinden.

Zusätzlich wird die Programmierspannung an die Seitenleitung PL angelegt, die mit der Reihe (oder Seite) der Zellen 210 verbunden ist, welche die zu programmierende/n Zelle/n enthält, während der Rest der Seitenleitung PL an Masse angeschlossen wird.

Ferner wird die erste Enablespannung an jede Enableleitung EL1-ELn angelegt, die mit einer Spalte aus Zellen 210 verbunden ist, die eine zu programmierende Zelle 210 enthält, während die restlichen Enableleitungen EL1-ELn mit Masse verbunden werden.

Wenn z. B. nur die Zelle A in Fig. 7 programmiert werden soll, wird die Programmierspan nung an die Seitenleitung PL1 angelegt, während an die Seitenleitungen PL2-PLm Masse angelegt wird. Zusätzlich wird die erste Enablespannung an die Enableleitung L1 angelegt, während an die Enableleitung EL2-Eln Masse angelegt wird. Auch die Isolationsleitung IL wird geerdet. Wenn diese Vorspannungen vorgesehen werden, wird die Zelle A in Fig. 7 mit heißen Durchgreiflöchern programmiert, wie in bezug auf die Stammanmeldung beschrieben wurde.

Die Einrichtung 400 wird reihenweise (seitenweise) gelesen, indem die zweite Enablespan nung an die Isolationsleitung IL angelegt wird. Das Anlegen der zweiten Enablespannung an die Isolationsleitung IL bewirkt, daß die Multiplexer MUX1-MUXn die Leseverstärker SA1-SAn mit den Leseleitungen SL1-SLn verbinden.

Zusätzlich wird die Lesespannung an die Seitenleitung PL angelegt, die mit der Reihe (oder Seite) der zu lesenden Zellen verbunden ist, während der Rest der Seitenleitungen PL mit Masse verbunden wird. Ferner wird die erste Enablespannung an jede Enableleitung EL1-ELn angelegt.

Wenn z. B. die Zellen A, B und C in Fig. 7 gelesen werden sollen, wird die Lesespannung an die Seitenleitung PL1 angelegt, während an die Seitenleitungen PL2-PLm Masse angelegt wird. Zusätzlich wird auch die erste Enablespannung an jede Enableleitung EL1-ELn angelegt. Die zweite Enablespannung wird an die Isolationsleitung IL angelegt. Wenn diese Vorspan nungen vorliegen, fließt ein Strom zu den Leseverstärkern SA1-SAn, wenn die Zellen pro grammiert worden waren, während nur ein geringer oder kein Strom fließt, wenn die Zellen nicht programmiert sind.

Fig. 8 zeigt eine Draufsicht, welche ein Layout 500 eines Teils der Einrichtung 400 gemäß der Erfindung illustriert. Fig. 9 zeigt eine Schnittdarstellung entlang der Linie 9-9 in Fig. 8.

Wie in den Fig. 8 und 9 gezeigt, ist das Layout 500 ähnlich dem Layout 300 der Fig. 5, und demzufolge werden dieselben Bezugszeichen verwendet, um Strukturen zu identifizieren, die den beiden Layouts gemeinsam sind.

Das Layout 500 unterscheidet sich grundsätzlich von dem Layout 300 dadurch, daß der Drain 232 eines Speichertransistors 212 in einer Spalte nur mit dem Drain 222 des Zugriffstransi stors 214 in der Spalte verbunden ist, und ein Zugriffstransistor 214 ist zwischen benachbar ten Seitenleitungs-Paaren PL ausgebildet. Ferner sind alle Speichertransistoren 212 in einer Reihe in einer einzigen n-Mulde 236 ausgebildet. (Alternativ kann jedes Paar Speichertransi storen 212 in einer Reihe in einer einzelnen n-Mulde ausgebildet sein).

Zusätzlich sind die Sources 220 aller Zugriffstransistoren 212 in einer Spalte aus Zellen mit allen Sources 220 der Zugriffstransistoren 214 in der Spalte über einen Sourcekontakt 260 und eine Leseleitung SL verbunden.

Fig. 10 zeigt einen Schaltplan, der einen Teil einer Einrichtung 1000 gemäß einer zweiten alternativen Ausführungsform der Erfindung illustriert. Die Fig. 11A-11E und 12A-12E sind Zeitablaufdiagramme, die den Betrieb der Einrichtung 1000 illustrieren. Wie in Fig. 10 ge zeigt, ist die Einrichtung 1000 der Einrichtung 400 der Fig. 7 ähnlich, und demzufolge wur den dieselben Bezugszeichen verwendet, um die Strukturen zu bezeichnen, die beiden Ein richtungen gemeinsam sind.

Wie weiter in Fig. 10 gezeigt, unterscheidet sich die Einrichtung 1000 von der Einrichtung 400 dadurch, daß mehrere Enableleitungen EL1-Elm benachbart zu den Reihen aus Zellen 210 in der Einrichtung 1000 ausgebildet sind, anstatt benachbart zu den Spalten aus Zellen 210, wie bei der Einrichtung 400.

Zusätzlich sind in der Einrichtung 1000 die Leseverstärker SL1-SLn mit Leseleitungen SL1-SLn verbunden, und nicht von den Leseleitungen SL1-SLn getrennt, wie bei der Einrichtung 400. Wie gezeigt, wird jeder Leseverstärker aus zwei Invertern gebildet, so daß das Aus gangssignal eines ersten Inverters mit einer Leseleitung SL und dem Eingang eines zweiten Inverters verbunden wird, während der Ausgang des zweiten Inverters mit einer der mehreren invertierten Leseleitungen IV1-Ivn und dem Eingang des ersten Inverters verbunden wird. Ferner wird eine Verstärkungsleitung AL dazu verwendet, die Leseverstärker SA1-SAn ein- und auszuschalten.

Die Einrichtung 1000 umfaßt auch mehrere Vorladetransistoren 1010 mit n-Kanal, die mit den Leseleitungen SL1-SLn und den inversen Leseleitungen IV1-IVn verbunden sind, wobei ein Vorladetransistor 1010 mit jeder Leseleitung SL und jeder der invertierten Leseleitungen IV verbunden ist. Ferner ist eine Vorladeleitung PC mit dem Gate jedes Vorladetransistors 1010 verbunden.

Die Einrichtung 1000 umfaßt zusätzlich mehrere Isolationstransistoren 1020 und eine Reihe Eingangs/Ausgangs-Latches (Zwischenspeicher) L1-Ln. Isolationstransistoren 1020 sind CMOS-Bauteile mit n-Kanal, die zwischen den Leseleitungen SL1-SLn und den Latches L1-Ln sowie zwischen den inversen Leseleitungen IV1-IVn und den Latches L1-Ln angeschlos sen sind. Ferner ist eine Isolationsleitung ISL mit dem Gate jedes Isolationstransistors 1020 verbunden.

Im Betrieb wird die Einrichtung 1000 reihenweise (seitenweise) programmiert, indem zu nächst ein logisch niedriger Zustand auf jede Leseleitung SL getaktet aufgeschaltet wird, die mit einer Spalte aus Zellen 210 verbunden ist, welche eine zu programmierende Zelle 210 enthält, während ein logisch hoher Zustand auf jede Leseleitung SL getaktet aufgeschaltet wird, die mit einer Spalte aus Zellen 210 verbunden ist, die keine zu programmierende Zelle 210 enthält.

Wie in den Fig. 11A-11E gezeigt, werden logisch niedrige und hohe Zustände, die von den Latches L1-Ln ausgegeben werden, auf die Leseleitungen SL1-SLn getaktet, indem zunächst die Spannungen auf der Verstärkerleitung AL und der Isolationsleitung ISL am Anfang eines Schreibzyklus angehoben wird. Wenn die niedrigen und hohen Zustände auf den Leseleitun gen SL1-SLn sind, wird die Spannung auf der Isolationsleitung ISL gesenkt.

Nachdem die Spannung auf der Isolationsleitung ISL gesenkt wurde, wird die Program mierspannung auf der Seitenleitung PL, die mit der Reihe (oder Seite) der Zellen 210 verbun den ist, welche die zu programmierende/n Zelle/n enthält, angehoben, während der Rest der Seitenleitungen PL mit Masse verbunden wird.

Ferner wird die erste Enablespannung auf der Enableleitung EL angehoben, die mit der Reihe aus Zellen 210 verbunden ist, die programmiert werden sollen, nachdem die Spannung auf der Seitenleitung PL angehoben wurde, während der Rest der Enableleitung EL mit Masse ver bunden wird. Zusätzlich wird auch die Vorladeleitung PC geerdet.

Wenn z. B. nur die Zelle A in Fig. 10 programmiert werden soll, wird nach dem Takten der niedrigen und hohen Zustände auf die Leseleitung SL1-SLn die Programmierspannung an die Seitenleitung PL angelegt, während die Seitenleitungen PL2-PLm mit Masse verbunden wer den. Zusätzlich wird die erste Enablespannung an die Enableleitung EL1 angelegt, während an die Enableleitungen EL2-ELn Masse angelegt wird. Auch die Vorladeleitung PC wird ge erdet. Wenn diese Vorspannungen vorliegen, wird die Zelle A in Fig. 10 mit heißen Durch greiflöchern programmiert, wie mit Bezug auf die Stammanmeldung beschrieben wurde.

Wie in den Fig. 12A-12E gezeigt, wird die Einrichtung 1000 reihenweise (seitenweise) gele sen, indem zunächst die Spannung auf der Vorladeleitung PC und der Verstärkerleitung AL am Anfang eines Lesezyklus angehoben wird. Das Anheben der Spannung auf der Vorlade leitung PC schaltet die Vorladetransistoren 1010 ein, was wiederum ungefähr VCC/2 auf jede Leseleitung SL und jede inverse Leseleitung IV1-IVn legt.

Danach wird die Spannung auf der Vorladeleitung PC wieder gesenkt, um die Vorladetransi storen 1010 abzuschalten. Als nächstes wird die Lesespannung auf der Seitenleitung PL ange hoben, die mit der Reihe (oder Seite) der zu lesenden Zellen verbunden ist, während die rest lichen Seitenleitungen PL mit Masse verbunden werden.

Ferner wird die erste Enablespannung auf der Enableleitung EL angehoben, die mit der Reihe (oder Seite) der zu lesenden Zellen verbunden ist, während die restlichen Enableleitungen EL mit Masse verbunden werden.

Wenn z. B. die Zellen A, B und C in Fig. 10 gelesen werden sollen, wird die Lesespannung an die Seitenleitung PL1 angelegt, während an die Seitenleitungen PL2-PLm Masse angelegt wird. Zusätzlich wird die erste Enablespannung auch an die Enableleitung EL1 angelegt, wäh rend an die Enableleitungen EL2-ELm Masse angelegt wird.

Wenn diese Vorspannungen vorliegen, und wenn die Zellen A und C programmiert sind, füh ren die Zellen A und C einen Strom, der seinerseits die Spannung auf den Leseleitungen SL1 und SLn anhebt. Die Asymmetrie zwischen der Leseleitung SL1 und der inversen Leseleitung IV1 sowie zwischen SLn und IVn bewirkt, daß die Leseverstärker SA1 und SAn umschalten.

Dies ist ähnlich wie bei DRAMs. Die inversen Leseleitungen IV1-IVn können mit den Lese leitungen eines zweiten Speicherblocks verbunden werden, was wiederum gemeinsame Nut zung der Leseverstärker durch die beiden Blöcke ermöglicht.

Fig. 13 zeigt einen Schaltplan, der einen Teil einer Einrichtung 1300 gemäß einer dritten al ternativen Ausführungsform der Erfindung illustriert. Wie in Fig. 13 gezeigt, ist die Einrich tung 1300 ähnlich der Einrichtung 400 der Fig. 7, und demzufolge wurden dieselben Bezugs zeichen zum Bezeichnen der Strukturen verwendet, die beiden Einrichtungen gemeinsam sind.

Wie weiter in Fig. 13 gezeigt, unterscheidet sich die Einrichtung 1300 von der Einrichtung 400 dadurch, daß die Multiplexer MUX1-MUXn weggelassen wurden, indem die Lesever stärkerschaltung der Fig. 10 verwendet wurde.

Die Einrichtung 1300 arbeitet genauso wie die Einrichtung 400, abgesehen davon, daß die Einrichtung 1300 logisch niedrige Zustände auf die Leseleitung SL taktet, die programmiert werden sollen, anstatt über einen Multiplexer Masse auf die Leseleitung SL zu legen, wie bei der Einrichtung 400.

Man sollte verstehen, daß die hier beschriebenen, verschiedenen alternativen Ausführungs formen der Erfindung bei der praktischen Umsetzung der Erfindung eingesetzt werden kön nen. Die folgenden Ansprüche sollen den Bereich der Erfindung definieren, und Verfahren sowie Strukturen innerhalb des Bereichs dieser Ansprüche sowie ihre Äquivalente sollen durch sie umfaßt sein.

Claims

1. Speichereinrichtung, die in einem Substrat eines ersten Leitfähigkeitstyps ausgebildet ist, mit folgenden Merkmalen:
mehrere Mulden eines zweiten Leitfähigkeitstyps, die in dem Substrat ausgebildet sind;
mehrere Speicherzellen, die in Reihen und Spalten angeordnet sind, wobei jede Spei cherzelle folgende Merkmale aufweist:
ein Speicheftransistor mit einer Source und einem Drain des ersten Leitfähig keitstyps, die in einer Mulde ausgebildet sind, wobei die Mulde mit der Source elektrisch verbunden ist, und
ein Zugriffstransistor mit einer Source und einem Drain des zweiten Leitfähig keitstyps, die in dem Substratmaterial ausgebildet sind, und mit einem Gate, wobei der Drain des Zugriffstransistors mit dem Drain des Speichertransistors verbunden ist; und
mehrere Seitenleitungen, die benachbart zu den Reihen aus Zellen ausgebildet sind, wobei jede Seitenleitung mit der Source jedes Speichertransistors in einer Reihe aus Zellen verbunden ist.

2. Einrichtung nach Anspruch 1, mit mehreren Enableleitungen, die benachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Enableleitung mit dem Gate jedes Zu griffstransistors in einer Spalte aus Zellen verbunden ist.

3. Speichereinrichtung nach Anspruch 1 oder 2, mit mehreren Leseleitungen, die be nachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Leseleitung mit der Drain jedes Speichertransistors in einer Spalte aus Zellen verbunden ist.

4. Speichereinrichtung nach einem der Ansprüche 1 bis 3, bei der die Source des Zu griffstransistors mit Masse verbunden ist.

5. Speichereinrichtung nach Anspruch 1 oder 2, mit mehreren Leseleitungen, die be nachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Leseleitung mit der Source jedes Zugriffstransistors in einer Spalte aus Zellen verbunden ist.

6. Speichereinrichtung nach einem der vorangegangenen Ansprüche, mit
mehreren Isolationstransistoren, die mit den mehreren Leseleitungen verbunden sind, wobei jeder Isolationstransistor mit einer entsprechenden Leseleitung verbunden ist;
mehreren Leseverstärkern, die mit den mehreren Isolationstransistoren verbunden sind, wobei jeder Leseverstärker mit einem entsprechenden Isolationstransistor ver bunden ist;
einer Isolationsleitung, die mit jedem Isolationstransistor verbunden ist.

7. Speichereinrichtung nach einem der Ansprüche 1 bis 5, mit
mehreren Multiplexern, die jeweils einen Leseverstärkereingang, einen Masseeingang, einen Mux-Auswahleingang und einen Leitungsausgang aufweisen, wobei die mehre ren Multiplexer mit den mehreren Leseleitungen verbunden sind, wobei jeder Multi plexer mit einer entsprechenden Leseleitung über den Leitungsausgang verbunden ist;
mehreren Leseverstärkern, die mit den mehreren Multiplexern verbunden sind, wobei jeder Leseverstärker mit einem entsprechenden Multiplexer über den Leseverstär kereingang verbunden ist, und
einer Mux-Auswahlleitung, die mit jedem Multiplexer über den Mux-Auswahleingang verbunden ist.

8. Speichereinrichtung nach einem der vorangehenden Ansprüche, bei der zwei Spei chertransistoren in jeder Mulde ausgebildet sind.

9. Speichereinrichtung nach einem der vorangehenden Ansprüche, bei der eine Reihe aus Speichertransistoren in jeder Mulde ausgebildet sind.

10. Speichereinrichtung nach einem der vorangehenden Ansprüche, bei welcher der Sour cebereich eines ersten Zugriffstransistors in einer Spalte mit dem Sourcebereichs eines zweiten Zugriffstransistors in derselben Spalte verbunden ist.

11. Speichereinrichtung nach einem der vorangehenden Ansprüche, bei der ein Zu griffstransistor in jeder Spalte zwischen benachbarten Seitenleitungspaaren ausgebildet ist.

12. Verfahren zum Programmieren einer Speichereinrichtung, wobei die Speichereinrich tung folgende Merkmale aufweist:
mehrere Speicherzellen, die in Reihen und Spalten angeordnet sind, wobei jede Spei cherzelle folgende Merkmale aufweist:
ein Speichertransistor mit einer Source und einem Drain eines ersten Leitfähig keitstyps, die in einem Substratmaterial eines zweiten Leitfähigkeitstyps aus gebildet sind, wobei das Substratmaterial mit der Source elektrisch verbunden ist, und
ein Zugriffstransistor mit einer Source und einem Drain des zweiten Leitfähig keitstyps, die in einem Substratmaterial des ersten Leitfähigkeitstyps ausgebil det sind, und mit einem Gate, wobei der Drain des Zugriffstransistors mit dem Drain des Speichertransistors verbunden ist;
mehrere Seitenleitungen, die benachbart zu den Reihen der Zellen ausgebildet sind, wobei jede Seitenleitung mit der Source jedes Speichertransistors in einer Reihe aus Zellen verbunden ist;
mehrere Enableleitungen, die benachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Enableleitung mit dem Gate jedes Zugriffstransistors in einer Spalte aus Zellen verbunden ist; und
mehrere Leseleitungen, die benachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Leseleitung mit jeder Zelle in einer Spalte aus Zellen verbunden ist;
mit folgenden Verfahrensschritten:
Auswählen einer Reihe aus Speicherzellen, die programmiert werden soll;
Anlegen einer Enablespannung an jede Enableleitung, die mit einer zu programmie renden Speicherzelle in der Reihe verbunden ist; und
Anlegen einer Programmierspannung an die Seitenleitung, die mit der Reihe aus Spei cherzellen verbunden ist, wobei die Programmierspannung ausreichend ist, um einen Fluß heißer Durchgreiflöcher von dem Sourcebereich zu dem Drainbereich zu induzie ren, und nicht ausreicht, um einen Lawinendurchbruch an dem Übergang zwischen dem Drain und dem Halbleitermaterial zu induzieren.

13. Verfahren nach Anspruch 12, mit den weiteren Verfahrensschritten:
Anlegen von Masse an jede Enableleitung, die mit einer Speicherzelle in der Reihe verbunden ist, die nicht programmiert werden soll; und
Anlegen von Masse an jede Reihe aus Seitenleitungen, die nicht programmiert werden sollen.

14. Verfahren zum Lesen einer Speichereinrichtung, wobei die Speichereinrichtung fol gende Merkmale aufweist:
mehrere Speicherzellen, die in Reihen und Spalten angeordnet sind, wobei jede Spei cherzelle folgende Merkmale aufweist:
ein Speichertransistor mit einer Source und einem Drain eines ersten Leitfähig keitstyps, die in einem Substratmaterial eines zweiten Leitfähigkeitstyps aus gebildet sind, wobei das Substratmaterial mit der Source elektrisch verbunden ist, und
ein Zugriffstransistor mit einer Source und einem Drain des zweiten Leitfähig keitstyps, die in einem Substratmaterial des ersten Leitfähigkeitstyps ausgebil det sind, und mit einem Gate, wobei der Drain des Zugriffstransistors mit dem Drain des Speichertransistors verbunden ist;
mehrere Seitenleitungen, die benachbart zu den Reihen der Zellen ausgebildet sind, wobei jede Seitenleitung mit der Source jedes Speichertransistors in einer Reihe aus Zellen verbunden ist;
mehrere Enableleitungen, die benachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Enableleitung mit dem Gate jedes Zugriffstransistors in einer Spalte aus Zellen verbunden ist; und
mehrere Leseleitungen, die benachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Leseleitung mit jeder Zelle in einer Spalte aus Zellen verbunden ist;
mit folgenden Verfahrensschritten:
Auswählen einer Reihe aus Speicherzellen, die gelesen werden soll;
Anlegen einer Enablespannung an jede Enableleitung, die mit der Reihe verbunden ist; und
Anlegen einer Lesespannung an die Seitenleitung die mit der Reihe aus Speicherzellen verbunden ist, welche zum Lesen ausgewählt wurde, wobei die Lesespannung ausrei chend ist, um ein Stromfluß zu induzieren, wenn die Speicherzelle programmiert ist.

15. Verfahren nach Anspruch 14, mit dem weiteren Schritt:
Anlegen von Masse an jede Reihe aus Seitenleitungen, die nicht gelesen werden sol len.

16. Speichereinrichtung nach einem der Ansprüche 1 bis 11, mit mehreren Enableleitun gen die benachbart zu den Reihen aus Zellen ausgebildet sind, wobei jede Enablelei tung mit dem Gate jedes Zugriffstransistors in einer Reihe aus Zellen verbunden ist.

17. Speichereinrichtung nach Anspruch 16, mit mehreren Vorladetransistoren, wobei ein Vorladetransistor mit jeder Leseleitung verbunden ist.

18. Speichereinrichtung nach Anspruch 16 oder 17, mit mehreren Leseverstärkern, die mit den Leseleitungen verbunden sind, wobei ein Leseverstärker mit jeder Leseleitung verbunden ist.

19. Speichereinrichtung nach Anspruch 5, mit mehreren Leseverstärkern, die mit den Le seleitungen verbunden sind, wobei ein Leseverstärker mit jeder Leseleitung verbunden ist.

20. Verfahren zum Programmieren einer Speichereinrichtung wobei die Speichereinrich tung folgende Merkmale aufweist:
mehrere Speicherzellen, die in Reihen und Spalten angeordnet sind, wobei jede Spei cherzelle folgende Merkmale aufweist:
ein Speichertransistor mit einer Source und einem Drain eines ersten Leitfähig keitstyps, die in einem Substratmaterial eines zweiten Leitfähigkeitstyps aus gebildet sind, wobei das Substratmaterial mit der Source elektrisch verbunden ist, und
ein Zugriffstransistor mit einer Source und einem Drain des zweiten Leitfähig keitstyps, die in einem Substratmaterial des ersten Leitfähigkeitstyps ausgebil det sind, und mit einem Gate, wobei der Drain des Zugriffstransistors mit dem Drain des Speichertransistors verbunden ist;
mehrere Seitenleitungen, die benachbart zu den Reihen der Zellen ausgebildet sind, wobei jede Seitenleitung mit der Source jedes Speichertransistors in einer Reihe aus Zellen verbunden ist;
mehrere Enableleitungen, die benachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Enableleitung mit dem Gate jedes Zugriffstransistors in einer Spalte aus Zellen verbunden ist; und
mehrere Leseleitungen, die benachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Leseleitung mit jeder Zelle in einer Spalte aus Zellen verbunden ist;
mit folgenden Verfahrensschritten:
Auswählen einer Reihe aus Speicherzellen, die programmiert werden soll;
Anlegen einer Enablespannung an die Enableleitung, die mit der Reihe aus Speicher zellen verbunden ist, wobei die Enablespannung ausreichend ist, die Zugriffstransisto ren in der Reihe einzuschalten; und
Anlegen einer Programmierspannung an die Seitenleitung, die mit der Reihe aus Spei cherzellen verbunden ist, wobei die Programmierspannung ausreichend ist, um einen Fluß heißer Durchgreiflöcher von dem Sourcebereich zum Drainbereich zu induzieren, und nicht ausreicht, um einen Lawinendurchbruch bei dem Übergang von dem Drain zum Halbleitermaterial zu induzieren.

21. Verfahren nach Anspruch 20, mit dem weiteren Verfahrensschritten:
Anlegen von Masse an jede Reihe aus Enableleitungen, die nicht programmiert wer den soll; und
Anlegen von Masse an jede Reihe aus Seitenleitungen, die nicht programmiert werden soll.

22. Verfahren zum Lesen einer Speichereinrichtung, wobei die Speichereinrichtung fol gende Merkmale aufweist:
mehrere Speicherzellen, die in Reihen und Spalten angeordnet sind, wobei jede Spei cherzelle folgende Merkmale aufweist:
ein Speichertransistor mit einer Source und einem Drain eines ersten Leitfähig keitstyps, die in einem Substratmaterial eines zweiten Leitfähigkeitstyps aus gebildet sind, wobei das Substratmaterial mit der Source elektrisch verbunden ist, und
ein Zugriffstransistor mit einer Source und einem Drain des zweiten Leitfähig keitstyps, die in einem Substratmaterial des ersten Leitfähigkeitstyps ausgebil det sind, und mit einem Gate, wobei der Drain des Zugriffstransistors mit dem Drain des Speichertransistors verbunden ist;
mehrere Seitenleitungen, die benachbart zu den Reihen der Zellen ausgebildet sind, wobei jede Seitenleitung mit der Source jedes Speichertransistors in einer Reihe aus Zellen verbunden ist;
mehrere Enableleitungen, die benachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Enableleitung mit dem Gate jedes Zugriffstransistors in einer Spalte aus Zellen verbunden ist; und
mehrere Leseleitungen, die benachbart zu den Spalten aus Zellen ausgebildet sind, wobei jede Leseleitung mit jeder Zelle in einer Spalte aus Zellen verbunden ist;
mit folgenden Verfahrensschritten:
Auswählen einer Reihe aus Speicherzellen, die gelesen werden soll;
Anlegen einer Enablespannung an die Enableleitung, die mit der Reihe aus Speicher zellen verbunden ist, welche zum Lesen ausgewählt wurde, wobei die Enablespannung ausreichend ist, um jeden Zugriffstransistor in der Reihe einzuschalten; und
Anlegen einer Lesespannung an die Seitenleitung, die mit der Reihe aus Speicherzel len verbunden ist, welche zum Lesen ausgewählt wurde, wobei die Lesespannung aus reichend ist, um einen Stromfluß zu induzieren, wenn eine Speicherzelle programmiert ist.

23. Verfahren nach Anspruch 22, mit dem weiteren Verfahrensschritt:
Anlegen von Masse an jede Reihe aus Seitenleitungen und die Enableleitungen, wel che nicht gelesen werden sollen.