DE4008883A1 - Herstellungsverfahren fuer ein masken-rom und hiermit hergestelltes masken-rom - Google Patents
Herstellungsverfahren fuer ein masken-rom und hiermit hergestelltes masken-romInfo
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Description
Die Erfindung bezieht sich allgemein auf ein Verfahren zum Her
stellen eines Masken-ROMs und insbesondere auf ein verbessertes
Verfahren zum Herstellen des Speicherzellenfeldbereiches sowie auf
ein mit diesem Verfahren hergestelltes Masken-ROM.
Die sich im Moment im Gebrauch befindlichen integrierten Speicher
schaltkreise können grob entsprechend ihrer Schreibfunktion in
Schreib/Lesespeicher (read/write memory) oder RWM, bei denen nicht
nur ein Auslesen, sondern auch freies Schreiben nach der Her
stellung erfolgen kann, und in Nur-Lese-Speicher oder ROM, bei
denen kein Schreiben erfolgen kann und die nach der Herstellung
nur zum Auslesen benutzt werden, eingeteilt werden. Das ROM wird
zum Speichern von festgelegter Information, wie z.B. Zeichenmuster,
verwendet, da die darin gespeicherte Information nach Abschalten
der Spannungsversorgung erhalten bleibt. Das ROM kann ferner in
ein lösch- und programmierbares ROM oder EPROM, bei dem die gespei
cherte Information nach der Herstellung elektrisch verändert und
die gespeicherte Information z.B. durch Betrahlung mit ultravio
lettem Licht gelöscht werden kann, und ein Masken-ROM, bei dem die
Information im Verlauf der Herstellung eingeschrieben wird und nach
der Fertigstellung nicht mehr geändert werden kann, klassifiziert
werden. Das Masken-ROM wird zur Speicherung von festgelegten Daten,
wie z.B. Zeichenmuster bei einem Monitor oder das BASIC-Programm
eines Personal Computers, verwendet.
Der Speicherbereich der zur Zeit kommerziell erhältlichen Masken-
ROMs umfaßt im allgemeinen eine große Zahl von in Form einer Matrix
angeordneten MOS-Transistoren. Jeder dieser MOS-Transistoren wird
als Speicherzelle verwendet. Wenn ein MOS-Transistor auf einem
Halbleitersubstrat gebildet wird, ist es erforderlich, drei
Bereiche, d.h. Source, Drain und Gate, zu schaffen. Für die Größe
eines jeden dieser drei Bereiche ist es notwendig, groß genug zu
sein, um die Funktion als MOS-Transistor zu erreichen, so daß
dieser nicht unbegrenzt verkleinert werden kann. Daher ergeben
sich trotz der neuerlichen Forderung nach Verkleinerung der inte
grierten Halbleiterschaltkreiseinrichtungen natürlich vorgegebene
Beschränkungen der Miniaturisierung der Speicherbereichfläche als
ganzes, solange MOS-Tranistoren als Speicherzellen verwendet
werden. Dieses Problem wird insbesondere mit einer Vergrößerung
der Speicherkapazität des Masken-ROM ernst. Andererseits ist
die Forderung nach größerer Speicherkapazität der IC-Speicher
einschließlich des Masken-ROMs in den letzten Jahren stärker
geworden. Daher ist bereits ein verbessertes Masken-ROM vorge
schlagen worden, um den gegenläufigen Forderungen nach Miniaturi
sierung einer Vielzahl von integrierten Halbleitereinrichtungen
einschließlich der IC-Speicher und der größeren Speicherkapa
zitäten der IC-Speicher zu entsprechen. Bei einem solchen ver
besserten Masken-ROM wird eine Einrichtung oder ein Element mit
dem Aufbau einer Diode anstelle einer Einrichtung oder eines
Elementes mit der Konfiguration eines MOS-Transistors als Speicher
zelle verwendet.
Die Fig. 6A bis 6C zeigen die Struktur eines Speicherzellenfeldes
in einem verbesserten Masken-ROM, die in der JP 61-1904 beschrieben
ist. Fig. 6A zeigt eine Draufsicht des Speicherzellenfeldes und die
Fig. 6B und 6C sind Querschnitte entlang der unterbrochenen Linien
(a) bzw. (b) der Fig. 6A. Bezüglich dieser Figuren ist dieses
Speicherzellenfeld auf einem monokristallinen Siliziumhalbleitersub
strat 40 gebildet. Ein aus einer Siliziumdioxidschicht gebildeter
Isolierfilm 48 ist auf der Oberfläche des Substrates 40 geschaffen.
Eine große Anzahl von bandartigen N-Polysiliziumschichten 42 ist
parallel auf diesem Substrat 40 gebildet. Es ist eine Isolierschicht
41 auf der gesamten Oberfläche des Halbleitersubstrates 40, ein
schließlich der Polysiliziumschichten 42, geschaffen und es sind
Öffnungen oder Kontaktlöcher 44 selektiv in der Isolierschicht 41
gebildet. P-Polysiliziumbereiche 45 werden durch Einlagern von
Störstellen in die Polysiliziumschichten 42 unterhalb dieser Kon
taktlöcher 44 geschaffen. Es ist eine große Zahl von parallelen
bandförmigen und elektrisch leitenden Schichten 43 auf der Isolier
schicht 41 und auf den Kontaktlöchern 44 gebildet, die die Poly
siliziumschichten 42 schneiden. Diese Kontaktlöcher 44 sind
selektiv an den Kreuzungspunkten der Polysiliziumschichten 42 und
der elektrisch leitenden Schichten 43 gebildet. Jede der band
förmigen Polysiliziumschichten 42 entspricht einer Wortleitung
und jede der bandförmigen elektrisch leitenden Schichten 43 einer
Bitleitung.
Wie aus der Fig. 6A ersichtlich ist, bilden die Kreuzungspunkte
der bandförmigen Polysiliziumschichten 42 und der bandförmigen
elektrisch leitenden Schichten eine Matrix. Bezüglich der Fig. 6B
und 6C sind unterhalb der Kontaktlöcher 44 pn-Übergänge in den
Polysiliziumschichten 42 nur an den Kreuzungspunkten gebildet,
die zu Kontaktlöchern gehören. Wenn eine Spannung in Vorwärts
richtung an die elektrisch leitenden Schichten 43, deren Kreuzungs
punkte zu den Kontaktlöchern 44 gehören, angelegt wird, fließt ein
Strom in den zugehörigen Polysiliziumschichten 42. Wenn anderer
seits eine Spannung in Vorwärtsrichtung an die elektrisch leitenden
Schichten 43, deren Kreuzungspunkte nicht zu den Kontaktlöchern 44
gehören, angelegt wird, fließt an diesen Kreuzungspunkten kein
Strom durch die Polysiliziumschichten 42, da die elektrisch lei
tenden Schichten 43 und die Polysiliziumschichten 42 durch die
Isolierschicht 41 voneinander isoliert sind. Wenn eine Bitleitung
ausgewählt wird, wird eine vorbestimmte Spannung an diese Bit
leitung angelegt und es wird dann eine Wortleitung ausgewählt
und geprüft, ob ein Strom in dieser Wortleitung fließt oder nicht,
so daß daher getestet werden kann, ob am Kreuzungspunkt der
elektrisch leitenden Schicht 43, die zur ausgewählten Bitleitung
gehört, mit der Polysiliziumschicht 42, die zur ausgewählten
Wortleitung, ein Kontaktloch gebildet ist oder nicht. Wenn die An-
oder Abwesenheit der Kontaktlöcher mit den logischen Werten "1"
oder "0" in Verbindung gebracht wird und bei der Herstellung des
Speicherzellenfeldes des Masken-ROMs das Muster zum Bilden der
Kontaktlöcher in Abhängigkeit von der im Masken-ROM zu speichernden
Information ausgewählt wird, wird es möglich, die gespeicherte
Information vom Masken-ROM nach der Fertigstellung wie bei der
herkömmlichen Einrichtung auszulesen. Dies bedeutet, daß nicht
wie bei der herkömmlichen Technik ein einzelner MOS-Transistor als
Speicherzelle verwendet wird, sondern ein einfacher pn-Übergang,
d.h., eine Diode. Die für eine Speicherzelle erforderliche Fläche
wird durch die Breiten der Polysiliziumschicht 42 und der elek
trisch leitenden Schicht 43 bestimmt. Die Minimalwerte der Breiten
der elektrisch leitenden Schichten 43 und der Polysiliziumschichten
42 werden durch die Grenzen für die Breite und den Abstand von
Leiterbahnen bei der zur Zeit möglichen Herstellungstechnik
bestimmt. Durch eine Verminderung dieser Breiten kann die von jeder
Speicherzelle auf dem Substrat belegte Fläche erheblich kleiner als
die einer herkömmlichen Einrichtung sein, solange Kontaktlöcher 44
geschaffen werden können. Damit kann ein Masken-ROM gebildet werden,
das signifikant kleiner ist als das herkömmliche Masken-ROM, bei
dem ein MOS-Transistor als Speicherzelle verwendet wird.
Nun wird der Prozeß zur Herstellung des in Fig. 6 dargestellten
Speicherzellenfeldes erläutert. Zuerst wird durch selektive Ätzung
ein Oxidfilm auf einem monokristallinen Siliziumsubstrat, auf dem
das Speicherzellenfeld gebildet werden soll, geschaffen. Auf diese
Weise entsteht ein monokristallines Siliziumsubstrat 40 mit einer
isolierenden Oberflächenschicht. Es wird eine große Zahl von
zueinander parallelen bandförmigen Polysiliziumschichten auf diesem
Isolierfilm gebildet. Polysilizium ist ein intrinsischer Halbleiter,
d.h. seine Leitfähigkeit ist weder vom N- noch vom P-Typ. Um eine
N-Typ Polysiliziumschicht zu schaffen werden Störstellen vom N-Typ
in diese Polysiliziumschicht eingelagert. Auf diese Weise entsteht
eine große Zahl von parallelen bandartigen Polysiliziumschichten 42
vom N-Typ. Dann wird eine Isolierschicht 41 auf der gesamten Ober
fläche des Substrates 40, einschließlich der Oberflächen der Poly
siliziumschichten 42 vom N-Typ, geschaffen. Anschließend werden
in Abhängigkeit von der gewünschten im Masken-ROM zu speichernden
Information Kontaktlöcher 44 durch selektives Ätzen der Isolier
schicht 41 gebildet. Nun werden durch Ionenimplantation Störstellen
vom P-Typ selektiv in diejenigen Bereiche der Polysiliziumschichten
42 vom N-Typ eingelagert, in denen die Kontaktlöcher 44 gebildet
sind. Auf diese Weise werden Polysiliziumbereiche 45 vom P-Typ in
denjenigen Bereichen der n-Typ Polysiliziumschichten 42 gebildet,
in denen die Kontaktlöcher 44 gebildet sind. Zuletzt wird eine
große Zahl von parallelen, bandförmigen und elektrisch leitenden
Schichten 43 aus z.B. Aluminium auf die Isolierschicht 41 ein
schließlich der Kontaktlöcher 44 aufgebracht.
Im folgenden wird der tatsächliche Herstellungsprozeß des Masken-
ROM-Chips mit dem oben beschriebenen Speicherzellenfeld beschrieben.
Fig. 7 stellt ein Flußdiagramm dar, das die Züge des Herstellungs
prozesses für den Masken-ROM-Chip zeigt. Bezüglich dieser Figur
wird auf dem monokristallinen Siliziumsubstrat ein Bereich oder
eine Insel eines Leitfähigkeitstypes geschaffen, der dem Leit
fähigkeitstyp des monokristallinen Siliziumsubstrates entgegen
gesetzt ist. Dieser Bereich kann als Bereich dienen, auf dem die
Source und Drain des Transistors in einem nachfolgenden Prozeß
gebildet werden. Das Substrat wird dann selektiv oxidiert, um
einen dicken Feldoxidfilm für die Isolation benachbarter Schalt
kreiseinrichtungen oder Bauelemente voneinander zu bilden. Nun
werden die Polysiliziumschichten geschaffen, die das Gate der
P-Kanal und N-Kanal Transistoren, die als periphere Schaltkreise
des Speicherzellenfeldes benutzt werden, und die Wortleitungen
des Speicherzellenfeldes bilden sollen. Die Polysiliziumschichten,
die die Wortleitungen darstellen sollen, werden zu diesem Zeit
punkt durch Einlagern von N-Störstellen in N-Typ Polysilizium
schichten umgewandelt. Die Source- und Drain-Bereiche der N-
und P-Kanal Transistoren werden nun durch selektives Einführen
von Störstellen in die Substratoberfläche gebildet. Dann wird ein
Isolierfilm auf der gesamten Oberfläche des Substrates geschaffen,
um die Unebenheiten auf dem Substrat auszugleichen. In Fig. 7 ist
dies als "Bildung einer glatten Deckschicht" bezeichnet.
Anschließend werden Kontaktlöcher selektiv in diesem Isolierfilm
gebildet. Nun werden P-Typ Störstellen durch diese Kontaktlöcher
mittels Ionenimplantation in diejenigen Polysiliziumschichten
eingelagert, die die Wortleitungen des Speicherzellenfeldes bilden
sollen. In Fig. 7 ist dies als "Implantation" bezeichnet. Auf diese
Weise werden pn-Übergänge nur in denjenigen Speicherzellen gebildet,
die mit Kontaktlöchern versehen sind. Nun werden entsprechend dem
gewünschten Verdrahtungsmuster elektrisch leitende Schichten auf
dem Substrat, einschließlich der Kontaktlöcher, gebildet. Zuletzt
wird eine Glasschicht als schützende Schicht für die Einrichtung
aufgebracht.
Wenn man den Herstellungsprozeß betrachtet, weist das oben be
schriebene Masken-ROM mit einem Speicherzellenfeld, das von einem
einzelnen pn-Übergang als Speicherzelle Gebrauch macht, folgende
Nachteile auf.
Der Herstellungsprozeß des Speicherzellenfeldbereiches umfaßt den
Schritt des Einführens von N-Störstellen in die Polysiliziumschicht,
um eine N-Polysiliziumschicht zu erzeugen, und den Schritt des
Einführens von P-Störstellen durch Ionenimplantation in diejenigen
Bereiche der N-Polysiliziumschichten, die mit Kontaklöchern ver
sehen sind, um Bereiche vom P-Typ zu erzeugen. Wenn Störstellen in
Polysilizium eingebracht werden, das weder vom N- noch vom P-Leit
fähigkeitstyp ist, um N-Polysilizium zu erzeugen, werden diese mit
einer Konzentration in der Größenordnung 1014 . . . 1016/cm2 einge
lagert. Wenn andererseits das Polysilizium, das einmal als N-Typ
gebildet worden ist, in den hierzu entgegengesetzten P-Typ umge
wandelt werden soll, werden Störstellen mit einer Konzentration
der Größenordnung 1018 . . . 1020/cm2, die höher ist als diejenige
für den Fall, daß Polysilizium, das weder vom P- noch vom N-Typ
ist, als N-Polysilizium erzeugt wird, eingelagert, da es erforder
lich ist, die Polarität des früher mit N-Störstellen dotierten
Polysiliziums durch Einlagern von P-Störstellen umzukehren. Poly
silizium wird nicht von homogenen Einkristallen gebildet, sondern
ist ein Aggregatzustand von vielen Teilchen (Korn). Fig. 9 zeigt
stark schematisiert den Aufbau von Polysilizium. In dieser Figur
stellt jedes Teilchen 82 ein Korn dar, die das Polysilizium bilden.
Die Verteilung von in die oben beschriebene Polysiliziumstruktur
eingeführten Störstellen ist nicht so gleichmäßig wie im Falle des
Einlagerns von Störstellen in monokristallines Silizium. Fig. 10
zeigt den Diffusionszustand der in das N-Polysilizium (hier als
ein Korn dargestellt) eingeführten P-Störstellen, um das N-Poly
silizium in den P-Typ umzuwandeln. Aus dieser Figur ist ersicht
lich, daß die P-Störstellen von außen nach dem Inneren des Kornes
eindiffundieren. Wenn angenommen wird, daß das Korn bis in den
innersten Bereich gleichmäßig als N-Typ erzeugt worden ist, werden
die durch Schraffierung angedeuteten Bereiche des Kornes, in denen
die Konzentration der P-Störstellen groß genug ist, um das
N-Polysilizium in den P-Typ umzuwandeln, in P-Polysilizium umge
wandelt, während die im Zentrum des Kornes gezeigten Bereiche, in
denen die Konzentration der P-Störstellen nicht so hoch ist, als
N-Typ bestehen bleiben. Folglich kann das einmal als N-Typ erzeugte
Polysilizium nicht gleichmäßig in den P-Typ umgewandelt werden.
Wenn Störstellen in das Polysilizium eingelagert werden, das weder
vom P-Typ noch vom N-Typ ist, um N-Polysilizium zu erzeugen,
bilden die oben beschriebenen Eigenschaften von Polysilizium kein
besonderes Problem. Dies ergibt sich aus der Tatsache, daß die mit
Störstellen dotierten Bereiche des Polysiliziums als N-Typ im
ganzen erzeugt werden, selbst wenn die Verteilung der Störstellen
im Polysilizium, d. h., der Zustand des Umwandeln in N-Polysili
zium, bezüglich jedes Korns etwas unterschiedlich ist.
Wie oben beschrieben worden ist, ist es schwierig, das Polysilizium,
das einmal als N-Typ erzeugt worden ist, auf der Ebene der Korn
größe gleichmäßig in den P-Typ umzuwandeln. Wenn das N-Polysilizium
in den P-Typ umgewandelt werden soll, existiert daher keine defi
nierte Grenze zwischen dem Bereich, der in den P-Typ umgewandelt
worden ist, und dem Bereich, der als N-Typ verbleibt. Das bedeutet,
daß der pn-Übergang, der als Speicherzelle besonders kritisch ist,
kaum geschaffen werden kann. Selbst wenn man annimmt, daß der pn-
Übergang die Rolle einer Diode, d. h., die Rolle der Speicherzelle,
spielt, tritt immer noch das Problem einer extrem kleinen Sperr
spannung auf, da die Durchbrucheigenschaften des pn-Überganges
weiter erheblich kleiner sind im Vergleich mit denen von mono
kristallinem Silizium. Auf diese Weise ist es schwierig, einen
gewünschten pn-Übergang mit dem herkömmlichen Herstellungsverfahren
zu schaffen.
Andererseits ergeben sich die folgenden Beschränkungen, wenn der
P-Bereich in den N-Polysiliziumschichten, die die späteren Wort
leitungen bilden sollen, geschaffen wird. Die Fig. 8A und 8B sind
Querschnitte einer Speicherzelle mit einem Kontaktloch. Die Fig. 8A
und 8B zeigen die P-Schichten 45, die in den N-Polysiliziumschichten
mit einer größeren bzw. geringeren Tiefe gebildet sind. Es ist zu
bemerken, daß sich die N-Polysiliziumschicht 42 in die Richtung
senkrecht zur Zeichenebene weiter erstreckt. In Abhängigkeit von
der An- oder Abwesenheit des Kontaktloches in der ausgewählten
Speicherzelle ist es für einen ausreichenden Strom erforderlich,
in der der Speicherzelle entsprechenden Wortleitung zu fließen.
Daher ist ein geringer Widerstandswert der Wortleitung vorzuziehen.
Der Widerstand der Wortleitung wird von der Querschnittsfläche
der N-Polysiliziumschicht 42 beeinflußt. Andererseits ist ein
teilweise elektrisch leitender P-Polysiliziumbereich 45 in der
N-Polysiliziumschicht 42, die die spätere Wortleitung bilden soll,
geschaffen. Daher ist in demjenigen Bereich, in dem der P-Bereich
45 gebildet ist, d.h., im Bereich unterhalb des Kontaktloches, die
effektive Querschnittsfläche der N-Polysiliziumschicht 42, durch
die der Strom fließt, gleich der Querschnittsfläche a · h, wobei h
und a die Dicke und Breite der N-Polysiliziumschicht 42 bedeuten,
abzüglich der Querschnittsfläche des P-Polysiliziumbereiches 45,
d.h., a · b, wobei a und b die Dicke bzw. Breite des P-Polysilizium
bereiches 45 bedeuten. Um den Widerstand der Wortleitung zu
vermindern, ist daher eine geringere Querschnittsfläche des
P-Polysiliziumbereiches vorzuziehen (s. Fig. 8A und 8B). Das heißt,
günstiger sind kleinere Werte für die Dicke d und die Breite b des
Polysiliziumbereiches 45.
Eine Verminderung der Breite c des Kontaktloches bedeutet jedoch
eine Erhöhung des Kontaktwiderstandes zwischen der leitenden
Schicht 43 und der N-Polysiliziumschicht 42, da die Breite b des
P-Polysiliziumbereiches 45 etwa gleich der Breite c des Kontakt
loches 44 ist. Falls die Dicke d des P-Polysiliziumbereiches 45
zu klein ist, spielt andererseits der pn-Übergang nicht die Rolle
einer Speicherzelle. Bei der Bildung des P-Bereiches 45 in der
N-Polysiliziumschicht 42 ist es daher erforderlich, Störstellen
in eine moderate Tiefe unter Beachtung der oben beschriebenen
Zwänge einzulagern. Wie oben beschrieben worden ist, kann anderer
seits der gewünschte pn-Übergang mit den herkömmlichen Her
stellungsverfahren kaum erzeugt werden. Unter Beachtung der obigen
Zwänge ist es extrem schwierig, den P-Polysiliziumbereich 45 mit
der gewünschten Tiefe zu schaffen. Wenn die P-Polysiliziumbereiche
45 gebildet werden, wird die Menge der durch Ionenimplantation
einzulagernden P-Störstellen im Hinblick auf eine Anhebung der
Störstellenkonzentration erhöht, um einen zufriedenstellenden
pn-Übergang zu erzeugen, und es wird z.B. schwierig, den Bereich
der Implantation zu steuern. Falls die Energie der Ionenimplan
tation im Hinblick auf eine Erhöhung der Tiefe der P-Polysilizium
schicht 45 vergrößert wird, ergibt sich andererseits das Risiko,
daß die N-Polysiliziumschicht 42, der Zwischenschichtfilm 48 oder
sogar das Substrat 40 verletzt werden.
Ferner wird das N-Polysilizium in den P-Typ unter Bedingungen für
die Ionenimplantation, wie z.B. die Energie für die Ionenimplan
tation und die Menge der zu implantierenden Ionen, umgewandelt,
die verschieden sind von den Bedingungen, unter denen monokri
stallines Silizium vom N-Typ in den P-Typ umgewandelt wird. Damit
wird der Herstellungsprozeß eines Masken-ROM-Chips mit einem
Speicherzellenfeld und peripheren Schaltkreisen auf demselben
Substrat, der Feldeffekttransistoren umfaßt, schwierig. Das heißt,
daß der Schritt zur Bildung eines pn-Überganges in demjenigen
Bereich der Wortleitung, der die zukünftige Speicherzelle dar
stellen soll, und der Schritt zur Bildung der Source- und Drain-
Bereiche des Transistors voneinander getrennt werden müssen.
Dies ergibt sich aus der Tatsache, daß die Source- und Drain-
Bereiche des P-Kanal Transistors durch Einlagern von P-Stör
stellen mittels Ionenimplantation in jene Bereiche des mono
kristallinen Siliziumsubstrates erzeugt werden, die in den N-Typ
umgewandelt werden sollen, wodurch zwei P-Bereiche im N-Bereich
geschaffen werden. Aus diesem Grund ist der Schritt zur Bildung
des pn-Überganges in der Speicherzelle notwendigerweise zusätzlich
nahe dem letzten Schritt beim Herstellungsprozeß für das Masken-
ROM erforderlich.
Wie oben beschrieben worden ist, weist das Masken-ROM mit einem
einzelnen pn-Übergang als Speicherzelle, wie in Fig. 6A gezeigt,
verschiedene Herstellungsprobleme auf und kann daher nicht als
kommerzielles Produkt ohne erhebliche Schwierigkeiten erzeugt
werden.
Es ist daher Aufgabe der Erfindung, ein Verfahren für die Her
stellung eines miniaturisierten Masken-ROMs zu schaffen, das
kommerziell angewendet werden kann. Ferner soll ein Verfahren zur
Herstellung eines Masken-ROMs mit pn-Übergängen, die ausreichend
als Speicherzellen wirken, geschaffen werden. Weiterhin ist es
Aufgabe der Erfindung, ein Herstellungsverfahren für ein Masken-
ROM zur Verfügung zu stellen, bei dem ein in der Größe verklei
nertes Masken-ROM, das kommerziell verwendet werden kann, einfach
und zuverlässig erzeugt werden kann. Ferner soll ein ROM mit
weiteren Schaltkreisen auf demselben Chip geschaffen werden, bei
dem die Bildung des pn-Überganges des ROM-Speichers gleichzeitig
mit dem Schritt zur Bildung solcher weiterer Schaltkreise erfolgen
kann.
Erfindungsgemäß wird ein Verfahren zur Herstellung eines Masken-ROM
geschaffen, das die Schritte der Bildung einer Mehrzahl von
parallelen bandförmigen Polysiliziumschichten auf einem Substrat
mit ebener Oberfläche, Glühen der Polysiliziumschichten mit einem
Laser zu deren Umwandlung in monokristalline Schichten, Einführen
von Störstellen eines ersten Leitfähigkeitstypes in die monokri
stallisierten Schichten zum Bilden von monokristallinen Schichten
des ersten Leitfähigkeitstypes, Bilden einer Isolierschicht auf
den monokristallinen Schichten des ersten Leitfähigkeitstypes,
Bilden von Öffnungen in der Isolierschicht entsprechend der im
Masken-ROM zu speichernden Information, wobei die Öffnungen die
Oberflächen der monokristallinen Schichten des ersten Leitfähig
keitstypes erreichen, Einlagern von Störstellen eines zweiten
Leitfähigkeitstypes mit der dem ersten Leitfähigkeitstyp entge
gengesetzter Polarität durch die Öffnungen, um Bereiche des zweiten
Leitfähigkeitstypes zu schaffen, Bilden einer Mehrzahl von
parallelen bandförmigen und leitenden Schichten in Bereichen des
Isolierfilmes, einschließlich jener Bereiche, in denen die Öff
nungen geschaffen sind, wobei die leitenden Schichten die mono
kristallinen Schichten des ersten Leitfähigkeitstypes kreuzen, und
Verbinden der leitenden Schichten mit den Bereichen des zweiten
Leitfähigkeitstypes in denjenigen Bereichen, in denen die Öffnungen
geschaffen sind, umfaßt.
Entsprechend einer bevorzugten Ausführung ist der erste Leitfähig
keitstyp der N-Typ und der zweite Leitfähigkeitstyp der P-Typ.
Beim oben beschriebenen erfindungsgemäßen Verfahren zur Herstellung
des Masken-ROMs werden die bandförmigen Polysiliziumschichten, in
denen die pn-Übergänge der zukünftigen Speicherzellen gebildet
werden, zuvor mit einem Laserstrahl wärmebehandelt, d.h., einem
"Laser-Glühen" unterworfen, um diese in Einkristalle umzuwandeln.
Bei der Herstellung eines Bereiches des zweiten Leitfähigkeitstypes
in den bandförmigen Schichten kann daher das Verfahren des Standes
der Technik, das im Einlagern von Störstellen des zweiten Leit
fähigkeitstypes in das monokristalline Silizium des ersten Leit
fähigkeitstypes mittels Ionenimplantation zur Bildung des Bereiches
des zweiten Leitfähigkeitstypes besteht, ohne Modifikation ange
wendet werden. Diese Technik, die zur Bildung des Source- und Drain-
Bereiches des Transistors verwendet wird, erlaubt eine zufrieden
stellende Steuerung der Tiefe oder Breite des Bereiches des zweiten
Leitfähigkeitstypes während der Bildung des Source- und Drain-
Bereiches. Da der in den zweiten Leitfähigkeitstyp umzuwandelnde
Bereich aus Einkristallen gebildet ist, kann daher darüber hinaus
ein pn-Übergang mit einer gleichmäßigen Übergangsoberfläche in
der bandförmigen Polysiliziumschicht gebildet werden.
Entsprechend einer weiteren bevorzugten Ausführungsform umfaßt ein
Verfahren zur Herstellung eines Nur-Lese-Speichers vom Maskentyp
mit einem peripheren Schaltkreis, der wenigstens einen Feldeffekt
transistor mit einem Kanal eines ersten Leitfähigkeitstypes und
einem in einem Substrat gebildeten Source- und Drain-Bereich auf
weist, die Schritte zur Bildung eines Isolators auf dem Substrat,
Bilden von ersten Leitern eines Halbleitermateriales desselben
Leitfähigkeitstypes wie der Kanal des Transistors auf dem Iso
lator, Bilden von pn-Übergängen an ausgewählten Stellen auf den
ersten Leitern und Bilden von zweiten Leitern in Kontakt mit den
pn-Übergängen. Die Verbesserung des Schrittes zur Bildung des
zweiten Leiters in Kontakt mit den pn-Übergängen umfaßt die
Schritte des Glühens des ersten Leiters und Bilden der Source-
und Drain-Bereiche des Feldeffekttransistors gleichzeitig mit
dem Schritt zur Bildung der pn-Übergänge durch Störstellenim
plantation. Bei dieser Ausführungsform ist es durch Monokri
stallistaion der ersten Leiter mittels Glühen, d. h., durch
Überführen der ersten Leiter in kristalline Schichten desselben
Types wie das Substrat, auf dem die Source- und Drain-Bereiche
des Transistors geschaffen werden sollen, möglich, gleichzeitig
die Bildung der pn-Übergänge der Speicherzellen und die Bildung
der Source- und Drain-Bereiche des Transistors des peripheren
Schaltkreises auszuführen. Entsprechend dieser Ausführung wird
die Bildung der pn-Übergänge der Speicherzellen und die Bildung
der Source- und Drain-Bereiche, die herkömmlicherweise in ver
schiedenen Schritten ausgeführt werden, im selben Herstellungs
schritt durchgeführt, was zu einem vereinfachten Schritt bei der
Herstellung des Masken-ROM mit dem einen Transistor umfassenden
peripheren Schaltkreis führt.
Das Masken-ROM in Übereinstimmung mit der Erfindung wird durch
das oben beschriebene Herstellungsverfahren geschaffen. Ein
erfindungsgemäßer Nur-Lese-Speicher vom Maskentyp umfaßt in einer
Ausführung ein Substrat, einen auf diesem Substrat gebildeten
Isolator, eine Mehrzahl von ersten auf dem Isolator gebildeten
Leitern mit wenigstens einer Schicht aus monokristallinem Silizium
eines ersten Leitfähigkeitstypes auf einer Oberfläche, die vom
Substrat entfernt ist, wobei die Leiter eine vorbestimmte Quer
schnittsfläche aufweisen, eine auf den Leitern gebildete Isolier
schicht mit selektiv darin geschaffenen Kontaktlöchern über
ausgewählten Bereichen der Leiter, einer Mehrzahl von zweiten
Leitern, die über und innerhalb der Kontaktlöcher gebildet sind,
und Bereiche, in die Störstellen eines zweiten Störstellentypes
mit einer ausreichenden Konzentration implantiert sind, um pn-
Übergänge innerhalb der ersten Leiter wenigstens in einem unteren
Endbereich der Kontaktlöcher zu bilden. Die Bereiche mit implan
tierten Störstellen weisen eine Breite, die durch die Größe der
Kontaktlöcher festgelegt ist, und eine vorbestimmte Tiefe auf.
Das Produkt aus Breite und Tiefe wird derart gewählt, daß es
kleiner ist als ein vorbestimmter Bruchteil der Querschnittsfläche
des ersten Leiters. Daher können beim erfindungsgemäßen Masken-ROM
die im Bereich der Öffnungen am Kreuzungspunkt der bandförmigen
Polysiliziumschichten und der bandförmigen elektrisch leitenden
Schichten geschaffenen pn-Übergänge zufriedenstellend als Speicher
zellen wirken.
Ein erfindungsgemäßer integrierter Schaltkreis weist in einer
anderen Ausführung einen Nur-Lese-Speicher vom Maskentyp und
einen peripheren Schaltkreis auf, der wenigstens einen Feld
effekttransistor mit einem Kanal eines ersten Leitfähigkeitstypes
und im monokristallinen Substrat gebildete Source- und Drain-
Bereiche umfaßt. Der integrierte Schaltkreis umfaßt entsprechend
dem Nur-Lese-Speicher vom Maskentyp ein monokristallines Sili
ziumsubstrat und einen auf einem Bereich des Substrates geschaffenen
Isolator. Der Nur-Lese-Speicher vom Maskentyp umfaßt eine erste
und eine zweite Mehrzahl von langgestreckten Leitern, die jeweils
unter einem Winkel zueinander angeordnet sind, so daß Kreuzungs
punkte definiert werden, und zwischen der ersten und zweiten
Mehrzahl von Leitern an ausgewählten Kreuzungspunkten von diesen
gebildete pn-Übergänge. Die erste Mehrzahl von Leitern ist auf dem
Isolator gebildet und jeder Leiter der ersten Mehrzahl von Leitern
ist derart geschaffen, daß dieser wenigstens eine Schicht aus
monokristallinem Silizium desselben Leitfähigkeitstypes wie der
Kanal des Feldeffekttransistors auf seiner Oberfläche, die vom
Isolator entfernt ist, aufweist. Die pn-Übergänge des Nur-Lese-
Speichers vom Maskentyp und die Source- und Drain-Bereiche von
dem wenigstens einen Feldeffekttransistor können gleichzeitig
durch Ionenimplantation geschaffen werden.
Entsprechend der Erfindung kann das Masken-ROM, das wie oben
beschrieben als kommerzielles Produkt schwierig herzustellen war,
unter den für die praktische Anwendung angepaßten Bedingungen
einfach erzeugt werden. Das erfindungsgemäße Masken-ROM ist im
Hinblick auf eine Miniaturisierung der Größe und einer Beschleu
nigung der Betriebsgeschwindigkeit der Einrichtung entwickelt
worden. Dieser Aufgabe kann nun entsprochen werden, da das oben
beschriebene Masken-ROM unter an die praktische Anwendung ange
paßten Bedingungen hergestellt werden, so daß leistungsfähige und
signifikante Effekte durch die vorliegende Erfindung erzielt
werden können.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 einen Querschnitt einer Speicherzelle eines Masken-ROMs,
das durch das erfindungsgemäße Herstellungsverfahren
erzeugt worden ist;
Fig. 2 ein Flußdiagramm, das den Herstellungsprozeß für das
Masken-ROM nach einer Ausführungsform der Erfindung
zeigt;
Fig. 3 einen Teilquerschnitt, der ein durch den in Fig. 2 gezeigten
Herstellungsprozeß erzeugtes Masken-ROM darstellt;
Fig. 4A bis 4E einen Herstellungsprozeß für die Speicherbereiche
des in Fig. 3 gezeigten Masken-ROMs;
Fig. 5A bis 5E einen weiteren Herstellungsprozeß für die Speicher
bereiche des in Fig. 3 gezeigten Masken-ROMs;
Fig. 6A eine Draufsicht auf ein Speicherzellenfeld eines Masken-
ROMs, das in der JP 61-1904 gezeigt ist;
Fig. 6B, 6C Querschnitte entlang zweier verschiedener Achsen des
Speicherzellenfeldes eines herkömmlichen Masken-ROMs;
Fig. 7 ein Flußdiagramm, das ein Beispiel des Herstellungs
prozesses für ein herkömmliches Masken-ROM darstellt;
Fig. 8A, 8B Querschnitte, die Beispiele der Speicherzelle des
durch das herkömmliche Herstellungsverfahren erzeugten
Masken-ROMs darstellen;
Fig. 9 ein Diagramm der Polysiliziumstruktur; und
Fig. 10 das mit P-Störstellen dotierte N-Polysilizium auf der
Ebene der Korngröße.
Fig. 1 stellt einen Querschnitt der Speicherzelle eines nach dem
erfindungsgemäßen Verfahren zur Herstellung eines Masken-ROMs
hergestellten Masken-ROMs dar, die ein Kontaktloch aufweist. Unter
Bezugnahme auf diese Figur wird der Herstellungsprozeß für diese
Speicherzelle erläutert. Zuerst wird ein Oxidfilm auf einem mono
kristallinen Siliziumsubstrat nach irgendeinem bekannten Verfahren,
wie z.B. selektive Oxidation, gebildet, um ein monokristallines
Siliziumsubstrat 40 mit dem Isolierfilm auf seiner Oberfläche zu
erzeugen. Es wird eine bandförmige Polysiliziumschicht 46, die die
zukünftige Wortleitung darstellt, auf der ebenen Oberfläche dieses
monokristallinen Siliziumsubstrates 40 geschaffen. Dann wird im
Gegensatz zur herkömmlichen Praxis die Polysiliziumschicht 46 mit
Laser-Licht wärmebehandelt, d.h., die Schicht wird einem "Laser-
Glühen" unterworfen, um eine monokristalline Schicht zu erzeugen.
Auf diese Weise wird die Polysiliziumschicht 46 in die monokri
stalline Siliziumschicht 12 umgewandelt. Anschließend wird diese
monokristalline Siliziumschicht 12 durch irgendein bekanntes
Verfahren, wie z.B. thermische Diffusion oder Ionenimplantation,
mit N-Störstellen dotiert. Auf diese Weise wird die monokristalline
Siliziumschicht 12 gleichmäßig in eine Schicht vom N-Typ umge
wandelt. Nun wird eine Isolierschicht 41 gleichmäßig auf die
gesamte planare Oberfläche des Substrates 40, einschließlich
der Oberfläche der monokristallinen Siliziumschicht 12 vom N-Typ,
aufgebracht. Dann wird in der monokristallinen Siliziumschicht 12
vom N-Typ das Kontaktloch 44 z.B. durch Ätzen gebildet. Nun werden
P-Störstellen durch Ionenimplantation über die Kontaktlöcher 44
in die monokristalline Siliziumschicht 12 eingelagert. Da die in
den P-Typ umzuwandelnden Bereiche im Gegensatz zur herkömmlichen
Praxis aus monokristallinem Silizium bestehen, können zu diesem
Zeitpunkt die Tiefe d und die Breite b des durch Hinzufügen von
Störstellen zu bildenden monokristallinen Bereiches 15 vom P-Typ
einfach auf die gewünschten Werte, z. B. durch Einstellen der
Energie für die Ionenimplantation und die Menge der zu implan
tierenden Ionen, gesteuert werden, und es kann der pn-Übergang mit
einer gleichmäßigen Übergangsoberfläche erzeugt werden, der als
Speicherzelle ohne wesentliche Erhöhung der Tiefe d des mono
kristallinen P-Bereiches 15 wirkt. Es ist daher möglich, eine
Tiefe d für den monokristallinen Bereich 15 in der Größenordnung
1000 Å zu schaffen. Da die Dicke h der N-Polysiliziumschicht 12
normalerweise in der Größenordnung von 3000 Å liegt, liegt die
durch die Bildung des monokristallinen P-Bereiches 15 bewirkte
Verminderung der effektiven Querschnittsfläche der N-Polysilizium
schicht 12 bei etwa 10 bis 25%. Damit wird der Widerstand der
Wortleitung im ganzen nicht so erheblich vergrößert und es kann
ein ausreichender Strom während des Datenauslesens fließen. Als
letzter Schritt wird wie herkömmlicherweise eine bandförmige und
elektrisch leitende Schicht 43 aus z.B. Aluminium auf der
Isolierschicht 41, einschließlich dem Kontaktloch 44, geschaffen.
Fig. 2 ist ein Flußdiagramm zur Darstellung des erfindungsgemäßen
Herstellungsprozesses des Masken-ROM-Chips mit einem Speicher
zellenfeld und einem peripheren Schaltkreis zum Treiben des Feldes.
Nun wird unter Bezugnahme auf die Fig. 2 der Herstellungsprozeß
für das Masken-ROM in Übereinstimmung mit der Erfindung erläutert.
Es wird auch auf die Fig. 3 und 4 Bezug genommen. Die Fig. 3 zeigt
auch die typische Bildung eines Transistors vom P-Typ und eines
Transistors vom N-Typ auf demselben Chip.
Zuerst werden N-Störstellen selektiv in die planare Oberfläche des
monokristallinen Siliziumsubstrates 30 vom P-Typ zum Bilden eines
N-Well-Bereiches eindiffundiert. Dieser Schritt entspricht der
"Inselbildung" in der Fig. 2.
Ein dicker isolierender Feldoxidfilm 32 wird dann auf der planaren
Oberfläche des Substrates 30 geschaffen. Im Speicherbereich M, in
dem eine Speicherzelle gebildet werden soll, wird der Feldoxidfilm
zu einem Zwischenschicht-Isolierfilm zwischen der Speicherzelle
und dem Substrat 30 (s. Fig. 4). Dieser Schritt entspricht der
"Feldoxidation" in Fig. 2.
Nun werden Polysiliziumschichten 33 und 34 selektiv in einem
N-Kanal Bereich N, in dem ein N-Kanal Transistor gebildet werden
soll, einem P-Kanal Bereich, in dem ein P-Kanal Transistor
gebildet werden soll, und im Speicherbereich M, geschaffen. Diese
Polysiliziumschichten 33 und 34 bilden eine Gate-Polysilizium
schicht 33 eines Transistors im N-Kanal Bereich N und im P-Kanal
Bereich P, und parallele bandförmige Wortleitungs-Silizium
schichten 34 im Speicherbereich M. Dieser Schritt entspricht der
"Gate-Bildung" in Fig. 2. Zu diesem Zeitpunkt wird diese Mehrzahl
von parallelen bandförmigen Wortleitungs-Siliziumschichten 34,
die die zukünftigen Wortleitungen im Speicherbereich M bilden, mit
Laser-Licht wärmebehandelt und dadurch monokristallisiert (s. Fig.
4B). Dann werden N-Störstellen selektiv durch Ionenimplantation
in die planare Oberfläche im N-Kanal Bereich N des Substrates
eingelagert, um Diffusionsschichten 35 b vom N-Typ zu bilden.
Ferner sind diejenigen Bereiche des Speicherbereiches M, die nicht
mit Kontaktlöchern versehen sind, abgedeckt. Damit werden P-Stör
stellen selektiv durch Ionenimplantation in die N-Well 31, die
in der planaren Oberfläche im P-Kanal Bereich P des Substrates 30
gebildet ist, und in diejenigen Bereiche des Speicherbereiches M,
in denen Kontaktlöcher der Wortleitungs-Siliziumschichten 34
geschaffen werden sollen, zum gleichzeitigen Bilden der P-Diffu
sionsschicht 35 a und eines P-Bereiches 36 (s. Fig. 4C) eingelagert.
Die Diffusionsschicht 35 a vom P-Typ wird zum Source-Drain-Bereich
des P-Kanal Transistors, während die N-Diffusionsschicht 35 b den
Source-Drain-Bereich des N-Kanal Transistors bildet. Gleichzeitig
wird durch Bilden des P-Bereiches ein pn-Übergang in jeder Spei
cherzelle, in der die Kontaktlöcher des Speicherbereiches M (s.
Fig. 4D) geschaffen sind, erzeugt. Dieser Prozeß entspricht der
"Bildung von N-Kanal/P-Kanal Source-Drain" in Fig. 2. Kurz gesagt
werden im Unterschied zum herkömmlichen Verfahren der Source-
Drain-Bereich des Transistors und der pn-Übergang der Speicherzelle
gleichzeitig geschaffen. Dies wird durch die Tatsache ermöglicht,
daß die Wortleitungs-Siliziumschicht 34, in der der P-Bereich 36
gebildet werden soll, zuerst monokristallisiert wird, so daß das
Target (Ziel) der Ionenimplantation in die gleichen Bedingungen
versetzt wird, wie die Bedingungen für die planare Oberfläche des
Substrates 30, in der Source/Drain des Transistors gebildet werden
soll.
Zum Glätten der Unregelmäßigkeiten auf dem Substrat 30 wird ein
Isolierfilm 47 auf die gesamte Oberfläche des Substrates, ein
schließlich des Speicherbereiches M, des N-Kanal Bereiches N und
des P-Kanal Bereiches P, aufgebracht. Dieser Prozeß entspricht
der "Bildung einer glatten Deckschicht" in Fig. 2.
Dann werden Kontaktlöcher 37 selektiv in den beim vorherigen Schritt
gebildeten Isolierfilm 47 geätzt. Dieser Schritt entspricht der
"Bildung von Kontaktlöchern" in Fig. 2.
Nun wird eine Aluminium-Verdrahtungsschicht 38 mit gewünschtem
Muster auf der planaren Oberfläche des Substrates 30, einschließlich
der Kontaktlöcher 37, geschaffen.
Als letzter Schritt wird zum Schutz der Einrichtung eine Glas
schicht 39 auf der gesamten Oberfläche des Substrates 30, ein
schließlich des Speicherbereiches M, des P-Kanal Bereiches P und
des N-Kanal Bereiches N, aufgebracht. Dieser Schritt entspricht
der "Bildung einer Schutzschicht" in Fig. 2.
Bei der oben beschriebenen Ausführung erfolgt die Dotierung mit
P-Störstellen zum selektiven Bilden des pn-Überganges in jeder
der Speicherzellen zur Vereinfachung der Herstellungsschritte des
Masken-ROMs gemeinsam mit der Dotierung zum Bilden des Source/Drain-
Bereiches des Transistors. Die Dotierung mit den P-Störstellen zur
Bildung des pn-Überganges in der Speicherzelle kann jedoch auch in
einem Schritt, der vom Schritt zur Bildung des Source/Drain-
Bereiches des Transistors verschieden ist, wie herkömmlicherweise
ausgeführt werden. Nun wird der Herstellungsschritt des Speicher
bereiches in einem solchen Fall unter Bezugnahme auf die Fig. 5A
bis 5E beschrieben, zusammen mit den gesamten Herstellungsschritten
für das in Fig. 3 gezeigte Masken-ROM. Die Fig. 5A bis 5E sind
Teilquerschnitte des Speicherbereiches, die die Herstellungs
schritte des Speicherbereiches in einem solchen Fall darstellen.
Nach den obigen Schritten der "Feldoxidation" und der "Gate-Bildung"
werden zuerst der Zwischenschichtisolierfilm 32 und die Wortlei
tungs-Siliziumschicht 34 im Speicherbereich M der Fig. 3 (s. Fig.
5A und 5B) geschaffen. Dann wird die Wortleitungs-Siliziumschicht
34 mit Laser-Licht wärmebehandelt. Die vorher genannten Herstel
lungsschritte des Speicherbereiches M sind dieselben wie im Falle
der oben beschriebenen und in den Fig. 4A bis 4E gezeigten Aus
führung. Beim nächsten Schritt der "Bildung von N-Kanal/P-Kanal
Source-Drain" wird der gesamte Speicherbereich M abgedeckt (s. Fig.
5C). Nach Beendigung dieses Schrittes ist daher der P-Bereich in
der Wortleitungs-Siliziumschicht 34 noch nicht gebildet.
Nach Entfernen der Maske und Durchlaufen der Schritte "Bildung
einer glatten Deckschicht" und "Bildung von Kontaktlöchern", wird
nun der Isolierfilm 47, in dem Kontaktlöcher selektiv bis zur
Wortleitungs-Siliziumschicht 34 geschaffen werden sollen, im
Speicherbereich M (s. Fig. 5D) gebildet. Anschließend werden unter
Verwendung des Isolierfilmes 47 als Maske P-Störstellen durch
Ionenimplantation in den Speicherbereich M eingelagert. Damit
wird im Speicherbereich M ein pn-Übergang in jeder der Speicher
zellen gebildet, in denen Kontaktlöcher geschaffen sind (s. Fig.
5E). Die nachfolgenden Schritte sind dieselben wie im Falle der
vorherigen Ausführung. Bei dieser Ausführungsform erfolgt die
Festlegung der Speicherzellen, die mit einem Kontaktloch versehen
werden sollen, in einem Schritt nahe dem Ende des Herstellungs
prozesses des Masken-ROM-Chips. Das Muster zur Bildung der
Kontaktlöcher ändert sich in Übereinstimmung mit den im Masken
ROM zu speichernden Daten. Um die Zeitspanne (Umlaufzeit) vom
Erhalten der Festlegung der Daten vom Benutzer, d.h., der Ent
gegennahme eines Herstellungsauftrages für das Masken-ROM, bis
zur Auslieferung des bestellten Produktes an den Benutzer zu ver
kürzen, befindet sich der Schritt zur Bildung der Kontaktlöcher
bevorzugterweise in der Nähe des letzten Herstellungsschrittes
des Masken-ROM-Chips. Daher ist diese Ausführungsform im Hinblick
auf eine Verminderung der Umlaufzeit wünschenswert.
Wenn das Masken-ROM in Übereinstimmung mit der Erfindung hergestellt
wird, kann der Herstellungsprozeß, wie oben beschrieben, gegenüber
der herkömmlichen Praxis vereinfacht werden, während der für die
Speicherzelle günstige pn-Übergang und die Wortleitung mit für die
praktische Anwendung gewünschtem Widerstand einfach erzeugt werden
können. Es ist zu bemerken, daß der Schritt des "Laser-Glühens"
im Laufe der Herstellung des Masken-ROMs nicht auf die oben
beschriebenen Ausführungen beschränkt ist, sondern überall
zwischen dem Schritt zum Bilden der Polysiliziumschicht, die die
Wortleitung darstellen soll, und dem Schritt zum Umwandeln dieser
Schicht in eine Schicht vom N-Typ eingesetzt werden kann.
Bei den oben beschriebenen Ausführungen werden die Gates der N-Kanal
und P-Kanal Transistoren aus Polysilizium gebildet, das weder vom
P- noch vom N-Typ ist. Zur Verminderung des Gate-Widerstandes des
Transistors kann das das Gate des Transistors darstellende Poly
silizium in den N-Typ umgewandelt werden, wobei in diesem Fall
der Schritt des Umwandelns des Polysiliziums in den N-Typ gleich
zeitig mit dem Schritt des Umwandeln des monokristallinen Siliziums,
das die Wortleitung des Speicherbereiches bildet, in den N-Typ
erfolgen kann.
Claims (6)
1. Nur-Lese-Speicher vom Maskentyp mit einem Substrat, einem auf
dem Substrat gebildeten Isolator, einer Mehrzahl von ersten Leitern,
die auf dem Isolator gebildet sind und wenigstens eine Schicht aus
monokristallinem Silizium eines ersten Leitfähigkeitstypes auf
einer Oberfläche, die vom Substrat entfernt ist, dieser Leiter
aufweisen, wobei die Leiter eine vorbestimmte Querschnittsfläche
besitzen, einer Isolierschicht, die auf den Leitern gebildet ist
und über ausgewählten Bereichen der Leiter selektiv darin gebil
dete Kontaktlöcher aufweist, einer Mehrzahl von zweiten Leitern,
die über und in den Kontaktlöchern gebildet sind, und Störstellen
bereiche eines zweiten Störstellentypes mit einer Konzentration,
die ausreicht, einen pn-Übergang innerhalb der ersten Leiter
zumindest in einem unteren Endbereich der Kontaktlöcher zu bilden,
wobei die Störstellenbereiche eine Breite, die von der Größe der
Kontaktlöcher bestimmt ist, und eine vorbestimmte Tiefe aufweisen,
wobei das Produkt aus dieser Breite mit der Tiefe kleiner ist als
ein vorbestimmter Teil der Querschnittsfläche der ersten Leiter.
2. Integrierter Schaltkreis mit einem Nur-Lese-Speicher vom Masken
typ und einem peripheren Schaltkreis, der wenigstens einen Feld
effekttransistor eines ersten Kanalleitfähigkeitstypes mit im mono
kristallinen Substrat gebildeten Source- und Drain-Bereichen auf
weist, umfassend ein monokristallines Siliziumsubstrat, einen
Isolator, der auf dem dem Nur-Lese-Speicher vom Maskentyp ent
sprechenden Bereich des Substrates gebildet ist, wobei der Nur-
Lese-Speicher vom Maskentyp eine erste und eine zweite Mehrzahl
von langgestreckten Leitern, die jeweils unter einem Winkel
zueinander angeordnet sind, so daß Kreuzungspunkte definiert
werden, und zwischen den Leitern der ersten und zweiten Mehrzahl
von Leitern an vorbestimmten Kreuzungspunkten gebildete
pn-Übergänge umfaßt, wobei die erste Mehrzahl von Leitern auf dem
Isolator gebildet ist und jeder Leiter der ersten Mehrzahl derart
geschaffen ist, daß dieser wenigstens eine Schicht aus monokri
stallinem Silizium mit demselben Leitfähigkeitstyp wie der Kanal
des Feldeffekttransistors auf einer Oberfläche des Leiters, die
vom Isolator entfernt ist, aufweist, wodurch die pn-Übergänge des
Nur-Lese-Speichers vom Maskentyp und die Source- und Drain-Bereiche
des wenigstens einen Feldeffekttransistors gleichzeitig durch
Ionenimplantation gebildet werden konnen.
3. Verfahren zur Herstellung eines Masken-ROMs, umfassend die
Schritte: Bilden einer Mehrzahl von parallelen bandförmigen Poly
siliziumschichten auf einem Substrat mit einer ebenen Oberfläche,
Glühen der Polysiliziumschichten mit einem Laser, um diese in
monkristallisierte Schichten umzuwandeln, Einlagern von Störstellen
eines ersten Leitfähigkeitstypes in die monokristallisierten
Schichten, um monokristalline Schichten des ersten Leitfähigkeits
types zu schaffen, Bilden einer Isolatorschicht auf den monokri
stallinen Schichten des ersten Leitfähigkeitstypes, Bilden von
Öffnungen in der Isolatorschicht in Übereinstimmung mit der im
Masken-ROM zu speichernden Information, wobei die Öffnungen die
Oberflächen der monokristallinen Schichten des ersten Leitfähig
keitstypes erreichen, Einlagern von Störstellen eines zweiten
Leitfähigkeitstypes mit entgegengesetzter Polarität zum ersten
Leitfähigkeitstyp durch die Öffnungen, um Bereiche des zweiten
Leitfähigkeitstypes zu bilden, und Bilden einer Mehrzahl von
parallelen bandförmigen und leitenden Schichten in Bereichen
des Isolatorfilmes, einschließlich der Bereiche, in denen die
Öffnungen gebildet sind, wobei die leitenden Schichten die mono
kristallinen Schichten des ersten Leitfähigkeitstypes kreuzen,
und die leitenden Schichten mit den Bereichen des zweiten
Leitfähigkeitstypes in den Bereichen verbunden sind, in denen
die Öffnungen gebildet sind.
4. Verfahren zur Herstellung eines Masken-ROMs nach Anspruch 3,
dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp der N-Typ
und der zweite Leitfähigkeitstyp der P-Typ ist.
5. Verfahren zur Herstellung eines Masken-ROMs, umfassend die
Schritte: Bilden einer Mehrzahl von parallelen bandförmigen Poly
siliziumschichten auf einem Substrat mit einer ebenen Oberfläche,
Glühen der Polysiliziumschichten mit einem Laser, um diese in
monokristallisierte Schichten umzuwandeln, Einlagern von Stör
stellen eines ersten Leitfähigkeitstypes in die monokristallisier
ten Schichten, um monokristalline Schichten des ersten Leitfähig
keitstypes zu bilden, Einlagern von Störstellen eines zweiten
Leitfähigkeitstypes mit entgegengesetzter Polarität zum ersten
Leitfähigkeitstyp, um Bereiche des zweiten Leitfähigkeitstypes
zu bilden, Bilden einer Isolatorschicht auf den monokristallinen
Schichten des ersten Leitfähigkeitstypes, Bilden von Öffnungen
in der Isolatorschicht in Übereinstimmung mit der im Masken-ROM
zu speichernden Information, wobei die Öffnungen die Oberflächen
der monokristallinen Schichten des ersten Leitfähigkeitstypes
erreichen, und Bilden einer Mehrzahl von parallelen bandförmigen
und leitenden Schichten in Bereichen des Isolatorfilmes, ein
schließlich der Bereiche, in denen die Öffnungen gebildet sind,
wobei die leitenden Schichten die monokristallinen Schichten
des ersten Leitfähigkeitstypes kreuzen, und die leitenden
Schichten mit den Bereichen des zweiten Leitfähigkeitstypes in
den Bereichen verbunden sind, in denen die Öffnungen gebildet
sind.
6. Verfahren zur Herstellung eines Nur-Lese-Speichers vom Maskentyp
mit einem peripheren Schaltkreis mit wenigstens einem Feldeffekt
transistor eines ersten Kanalleitfähigkeitstypes mit einem in einem
Substrat gebildeten Source- und Drain-Bereich, umfassend die
Schritte Bilden eines Isolators auf dem Substrat, Bilden von ersten
Leitern eines Halbleitermateriales desselben Leitfähigkeitstypes
wie der Kanal des ersten Transistors auf dem Isolator, Bilden von
pn-Übergängen an vorbestimmten Stellen auf den ersten Leitern, und
Bilden von zweiten Leitern in Kontakt mit den pn-Übergängen,
gekennzeichnet durch die Schritte: Glühen der ersten Leiter und
Bilden der Source- und Drain-Bereiche des Feldeffekttransistors
gleichzeitig mit dem Schritt des Bildens der pn-Übergänge durch
Störstellenimplantation.
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