DE112012001195T5 - Unabhängig spannungsgesteuertes Siliciumvolumen auf einem Silicium-auf-Isolator-Chip - Google Patents

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Abstract

Ein Halbleiterchip (100) weist eine unabhängig spannungsgesteuerte Siliciumzone (110) auf, welche ein Schaltungselement ist, das zum Steuern von Kondensatorwerten von eDRAM-Grabenkondensatoren (140) und Schwellenspannungen von Feldeffekttransistoren (130) geeignet ist, welche über der unabhängig spannungsgesteuerten Siliciumzone (110) liegen. Ein unterer Teil oder Boden der unabhängig spannungsgesteuerten Siliciumzone (110) ist eine tiefe Implantation (105) entgegengesetzter Dotierung, bezogen auf eine Dotierung eines Substrats der unabhängig spannungsgesteuerten Siliciumzone (110). Ein oberer Teil oder eine Decke der unabhängig spannungsgesteuerten Siliciumzone (110) ist eine Implantation eines vergrabenen Oxids (103) in dem Substrat. Seiten der unabhängig spannungsgesteuerten Siliciumzone sind eine Tiefgrabenisolierung (106). Die Spannung der unabhängig spannungsgesteuerten Siliciumzone (110) wird durch eine Kontaktstruktur (107) angelegt, die durch das vergrabene Oxid (103) hindurch ausgebildet ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft allgemein Halbleiterchips und insbesondere das Erzeugen eines unabhängig spannungsgesteuerten Siliciumvolumens auf einem SOI(Silicon-on-Insulator, Silicium-auf-Isolator)-Halbleiterchip.
  • Offenbarung der Erfindung
  • Ein SOI-Chip weist ein Substrat auf, welches typischerweise p–-dotiertes Silicium ist, obwohl auch Substrate entgegengesetzter Dotierung (d. h. n–) bekannt sind. Eine vergrabene Oxidschicht (Buried Oxide, BOX) kann implantiert werden, um einen Schaltungsbereich oberhalb der BOX-Schicht von dem darunter angeordneten Substratabschnitt zu isolieren. Der darunter angeordnete Substratabschnitt ist typischerweise mit einer Spannungsquelle (z. B. Masse) verbunden. Oberhalb der BOX kann der Schaltungsbereich STI(Shallow-Trench-Isolation, Flachgrabenisolierungs)-Zonen, Source/Drain-Implantationen für FETs (Feldeffekttransistoren), Körperzonen unter FET-Gate-Strukturen für die FETs, Kontakte und Verdrahtungen zum Verbinden der FETs enthalten.
  • In einer Ausführungsform der Erfindung wird als ein Schaltungselement eine unabhängig spannungsgesteuerte Siliciumzone erzeugt. Ein unterer Teil der unabhängig spannungsgesteuerten Siliciumzone wird mit einer tiefen Implantation wie z. B. Bor erzeugt, um eine n-Zone zu erzeugen, wenn das Substrat p–-dotiert ist. Seiten der unabhängig spannungsgesteuerten Siliciumzone werden mit tiefer Grabenisolierung gebildet, wodurch die unabhängig spannungsgesteuerte Siliciumzone auf allen Seiten isoliert wird (z. B. vier Seiten, wenn die unabhängig spannungsgesteuerte Siliciumzone quadratisch oder rechteckig ist). Eine vergrabene Oxidzone (BOX) bildet eine obere Fläche der unabhängig spannungsgesteuerten Siliciumzone, wodurch die elektrische Isolierung der unabhängig spannungsgesteuerten Siliciumzone vervollständigt wird. Ein elektrischer Kontakt wird durch die BOX und durch jede STI oder jedes Silicium oberhalb der BOX hindurch gebildet, wobei der elektrische Kontakt zum Verbinden der unabhängig spannungsgesteuerten Siliciumzone mit einer Spannung oder einem Logiksignal auf dem Chip geeignet ist.
  • Kurzbeschreibung der Zeichnungen
  • 1 zeigt eine Seitenansicht eines Teils eines Halbleiterchips, welche eine Logikzone und eine eDRAM-Zone zeigt, wobei die eDRAM-Zone ein unabhängig spannungsgesteuertes Siliciumvolumen umfasst.
  • 2A bis 2E zeigen Schlüssel-Verfahrensschritte beim Erzeugen eines unabhängig spannungsgesteuerten Siliciumvolumens.
  • 3 zeigt einen Querschnitt eines Halbleiterchips, welcher zwei unabhängig spannungsgesteuerte Volumina aufweist, die jeweils eine eDRAM-Zelle enthalten.
  • Detaillierte Beschreibung der Ausführungsformen
  • In der folgenden detaillierten Beschreibung von Ausführungsformen der Erfindung wird auf die begleitenden Zeichnungen Bezug genommen, welche einen Teil dieser bilden, und in denen veranschaulichend spezielle Ausführungsformen dargestellt sind, mit welchen die Erfindung ausgeführt werden kann. Es versteht sich, dass andere Ausführungsformen angewendet und strukturelle Veränderungen vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen.
  • Ausführungsformen der vorliegenden Erfindung sorgen für die Erzeugung eines unabhängig spannungsgesteuerten Siliciumvolumens, welches ein Schaltungselement ist, das allgemein zum Bereitstellen einer auswählbaren Steuerung von Leckstrom/Leistungs-Eigenschaften eines eDRAM (eingebetteten dynamischen Direktzugriffsspeichers) auf einem Siliciumchip nützlich ist, sowie eine Schwellenwertsteuerung anderer Schaltungen bereitstellt.
  • In 1 ist ein Halbleiter-Silicium-auf-Isolator(SOI)-Chip 100 dargestellt, welcher einen Logikbereich 150 und einen eDRAM-Bereich 151 aufweist.
  • Der Logikbereich 150 weist einen p–-Si-Abschnitt 101 auf, welcher typischerweise mit Masse verbunden ist. Ein vergrabenes Oxid (BOX) 103 stellt einen elektrischen Isolator unter einem Logik-FET (Feldeffekttransistor) 120 bereit. Der Logik-FET 120 umfasst Source/Drain-Implantationen 121, eine p–-Körperzone 125, ein Gate-Dielektrikum 126, Source/Drain-Kontakte 122, Gate-Seitenwand-Abstandhalter 123 und eine Gate-Zone 124, welche elektrisch mit einem Logiksignal oder einer Spannungsquelle verbunden sein kann. Der Logik-FET 120, welcher eine p–-Körper- und n+-Source/Drain-Zonen aufweist, ist ein NFET (n-Kanal-Feldeffekttransistor). Typischerweise werden im Logikbereich 150 auch PFETs (p-Kanal-Feldeffekttransistoren) erzeugt, wobei bekannte Techniken zum Erzeugen einer n–-Körperzone und von p+-Source/Drain-Zonen angewendet werden. Die NFETs und PFETs im Logikbereich 150 sind dafür konfiguriert, Verknüpfungsglieder (NANDs, NORs, XORs, Speicher, Register und Ähnliches) aufzubauen.
  • Der eDRAM-Bereich 151 weist einen Durchgangs-Gate-NFET 130 auf, um eine Bitleitung, die mit einer Source/Drain-Implantation 131 verbunden ist, unter Steuerung durch eine Wortleitung, die mit einer Gate-Zone 134 verbunden ist, mit einem Tiefgrabenkondensator 140 zu verbinden. Der Durchgangs-Gate-NFET 130 umfasst die Gate-Zone 134, ein Gate-Dielektrikum 136, Source/Drain-Implantationen 131 und 132, einen Körper 135, ein Gate-Dielektrikum 136, Seitenwand-Abstandhalter 133 und epitaxiale Anwachsungen 137 und 138. Der Tiefgrabenkondensator 140 weist einen Leiter 141 in einem tiefen Graben auf. Bei dem Leiter kann es sich um Wolfram, dotiertes Polysilicium oder ein anderes geeignetes leitendes Material handeln, welches in dem tiefen Graben angeordnet ist. Ein Dielektrikumsmaterial 142 isoliert den Leiter 141 vom p–-Silicium 101 und p–-Silicium 109. Das Dielektrikumsmaterial 142 kann zum Beispiel HfO2 oder SiO2 oder ein anderes geeignetes Dielektrikumsmaterial sein. Die epitaxiale Anwachsung 137 verbindet eine benachbarte Source/Drain-Zone 132 über einen oberen Abschnitt des Dielektrikumsmaterials 142, um einen elektrischen Kontakt zwischen dem Leiter 141 und der benachbarten Source/Drain-Zone 132 herzustellen.
  • Der eDRAM-Bereich 151 weist auch eine tiefe n-Implantation 105 auf, welche einen „Boden” oder unteren Bereich einer unabhängig spannungsgesteuerten Siliciumzone 110 bildet, angezeigt durch eine gestrichelte Linie in 1. Die n-Implantation 105 kann eine tiefe Borimplantation einer Energie sein, die hoch genug ist, um eine n-Implantation in einer Tiefe im Halbleiterchip 100 zu erzeugen, die weniger tief als die Tiefgrabenisolierung 106 ist, wie in 1 dargestellt, jedoch tief genug, um das meiste des Abschnitts oder den gesamten Abschnitt des Tiefgrabenkondensators 140 unterhalb des BOX 103 zu umfassen. Zum Beispiel sollte über 50% des Tiefgrabenkondensators 140 dem p–-Si 109 zugewandt sein. Man beachte, dass der Tiefgrabenkondensator 140 sich nicht bis zur n-Implantation 105 erstrecken muss. Eine 4-MeV(Megaelektronenvolt)-Borimplantation weist eine Spitzendosis bei etwa 20 μm auf; eine 2-MeV-Borimplantation weist eine Spitzendosis bei etwa 10 μm auf.
  • Eine ”Decke” oder ein oberer Teil der unabhängig spannungsgesteuerten Siliciumzone 110 ist ein Abschnitt des BOX 103. Seiten der unabhängig spannungsgesteuerten Siliciumzone 110 werden durch eine Tiefgrabenisolierung 106 gebildet, am besten zu sehen in 2E in einer Draufsicht. Die n-Implantation 105 muss breit genug sein, um sicherzustellen, dass das p–-Silicium 109 nicht in elektrischem Kontakt mit dem p–-Silicium 101 steht.
  • Eine Kontaktierungsstruktur 107 wird durch Ätzen durch die STI (Flachgrabenisolierung) 102 und durch das BOX 103 gebildet und mit einem Leiter wie Wolfram oder dotiertem Polysilicium gefüllt, um eine elektrische Verbindung zum p–-Silicium 109 herzustellen. Die Kontaktierungsstruktur 107 kann einen Kontakt 108 aufweisen, um mit einer Spannung (einer Spannungsquelle oder einem Logiksignal) verbunden zu werden. Außer der Kontaktierungsstruktur 107 ist das p–-Silicium 109, wie oben beschrieben, vom p–-Silicium 101 und vom Schaltungssystem (z. B. dem Durchgangs-NFET 130) oberhalb des BOX 103 vollständig isoliert. Die Kontaktierungsstruktur 107 überträgt die an den Kontakt 108 gelegte Spannung zum p–-Silicium 109, wodurch eine Spannung auf der unabhängig spannungsgesteuerten Siliciumzone 110 bereitgestellt wird.
  • Im eDRAM-Bereich 151 sind eine einzige NFET-Durchgangs-Gate-Zone 130 und ein zugehöriger Tiefgrabenkondensator 140 dargestellt, man erkennt jedoch, dass in einem eDRAM-Bereich 151 typischerweise eine große Anzahl, möglicherweise eine Million oder mehr, NFET-Durchgangs-Gate-Zonen 130 und zugehörige Kondensatoren 140 angeordnet sind. In ähnlicher Weise ist zur Vereinfachung im Logikbereich 150 ein einziger Logik-FET 120 dargestellt. In modernen Halbleiterchips 100 können jedoch eine Million oder mehr FETs 120 hergestellt werden.
  • Man erkennt auch, dass, obwohl die NFET-Durchgangs-Gate-Zone 130 als ein Schalter zum Laden oder Entladen des Tiefgrabenkondensators 140 und zum Bewirken einer Ladung auf dem Tiefgrabenkondensator 140 bei Lesevorgängen, um eine Bitleitungsspannung zu beeinflussen, dargestellt ist, auch ein PFET mit bekannter Verarbeitung oberhalb des BOX 103 als eine Durchgangs-Gate-Zone verwendet werden könnte.
  • Unter Bezugnahme nun auf 2A bis 2E wird eine Folge von Schlüssel-Verarbeitungsschritten dargestellt, um eine unabhängig spannungsgesteuerte Siliciumzone 110 zu erzeugen. In 2A empfängt der Halbleiterchip 100 eine energiereiche Borimplantation 301 durch eine Maske 302, wodurch eine n-Implantation 105 in einer Tiefe erzeugt wird, die durch die Implantationsenergie und die Halbleiterstruktur bestimmt wird. Wie oben angemerkt, erzeugt eine 4-MeV-Borimplantation eine n-Implantation 105 ungefähr 20 μm unterhalb einer oberen Fläche des Halbleiterchips 100.
  • 2B zeigt eine herkömmliche Sauerstoffimplantation 303, die auf den Halbleiterchip 100 angewendet wird, um das BOX 103 in einer Tiefe zu erzeugen, die durch die Energie der Sauerstoffimplantation 302 bestimmt wird.
  • 2C zeigt die Erzeugung einer Tiefgrabenisolierung 106, welche sich mindestens bis zur n-Implantation 105 herunter und vorteilhaft bis leicht unterhalb dieser erstreckt. Die Tiefgrabenisolierung kann unter Anwendung eines herkömmlichen Verfahrens erzeugt werden, wie es angewendet wird, um eDRAM-Kondensatoren herzustellen, wird jedoch verlängert, um Seiten der unabhängig spannungsgesteuerten Siliciumzone 110 zu bilden. Alternativ kann für die Tiefgrabenisolierung 106 eine Tiefgrabenkondensatorstruktur verwendet werden, wie sie in der ebenfalls anhängigen Anmeldung US 2011/0018094 gelehrt wird, die ebenfalls auf den Inhaber der vorliegenden Patentanmeldung übertragen ist. Nach der Herstellung der Tiefgrabenisolierung 106, des BOX 103 und der n-Implantation 105 ist das p–-Si 109 elektrisch vollständig isoliert. Das p–-Si 109 ist lediglich ein elektrisch isolierter Abschnitt des p–-Si 101 und erhält keine separate Implantation.
  • 2D und 2E zeigen eine Querschnittsansicht (durch AA) bzw. eine Draufsicht auf einen Abschnitt des Halbleiterchips 100 allgemein in dem Bereich, wo die unabhängig spannungsgesteuerte Siliciumzone 110 hergestellt wird. Die Flachgrabenisolierung (STI) 102 ist im Silicium 111 (d. h. dem Abschnitt des p–-Si 101 oberhalb des BOX 103), ausgebildet, wie in den fein schraffierten Abschnitten mit der nach oben links verlaufenden Schraffierung dargestellt. Die Kontaktstruktur 107 wird durch ein Oxidätzen durch die STI 101 und das BOX 103 erzeugt. Auf der Kontaktstruktur 107 kann ein Kontakt 108 ausgebildet sein. 2E zeigt eine Draufsicht auf diesen Abschnitt des Halbleiterchips 100. Die NFET-Durchgangs-Gate-Zone 130 (1) wird durch herkömmliche Mittel in herkömmlicher Weise im Silicium 111 gebildet, Erzeugen von Source/Drain-Implantationen 131, 132, Erzeugen eines Gate-Dielektrikums 136, Erzeugen von Abstandhaltern 133, epitaxiales Anwachsen 137 und 138 nach dem Ätzen, Auskleiden und Füllen des Tiefgrabenkondensators 140.
  • 3 zeigt zwei unabhängig spannungsgesteuerte Siliciumzonen 110, welche als 110A (links) und 110B (rechts) bezeichnet werden, wobei 110A und 110B aus Gründen der Vereinfachung der Darstellung einen Abschnitt einer Tiefgrabenisolierung 106 zwischen sich gemeinsam benutzen. Zitierte Schlüsselelemente weisen einen Zusatz „A” (z. B. 130A für die linke NFET-Durchgangs-Gate-Zone 130) für zitierte Elemente auf, die zu der unabhängig spannungsgesteuerten Siliciumzone 110A gehören, und einen Zusatz „B” für zitierte Elemente, die zu der unabhängig spannungsgesteuerten Siliciumzone 110B gehören.
  • In 3 kann VA, verbunden mit der Kontaktstruktur 107A mit dem Kontakt 108A eine Spannung von 0,0 Volt aufweisen, wodurch bewirkt wird, dass das p–-Si 109A bei 0,0 Volt liegt. VB, verbunden mit der Kontaktstruktur 1078 mit dem Kontakt 108B kann eine Spannung von +5,0 Volt aufweisen, wodurch bewirkt wird, dass das p–-Si 1098 bei 5,0 Volt liegt. Die Breite der Ladungsverarmungszonen 144 (144A, 144B) um den Tiefgrabenkondensator 140 (140A, 140B) herum ist von einer Spannung zwischen einer Spannung auf dem Leiter 141 (141A, 141B) und einer Spannung abhängig, die an das p–-Si 109 (109A, 109B) angelegt ist. In erster Linie entspricht die Trennung der Kondensatorplatten des Kondensators C (CA, CB) der Breite der Ladungsverarmungszone. Es versteht sich, dass der Tiefgrabenkondensator 140 schematisch als Kondensator C dargestellt ist. Der Tiefgrabenkondensator 140A ist schematisch als CA dargestellt; der Tiefgrabenkondensator 140B ist schematisch als Kondensator CB dargestellt. Wenn die Ladungsverarmungszone 144 (144A, 144B) breiter ist, sind die Kondensatorplatten weiter voneinander entfernt, und die Kapazität ist geringer. Bei Verwendung der angenommenen Spannungen VA, VB weist die unabhängig spannungsgesteuerte Siliciumzone 110A eine breitere Ladungsverarmungszone 144A um den Tiefgrabenkondensator 140A herum als die Ladungsverarmungszone 144B in der unabhängig spannungsgesteuerten Siliciumzone 110B um den Tiefgrabenkondensator 140B herum auf. Deswegen ist CA mit Kondensatorplatten dargestellt, die weiter voneinander entfernt sind als bei CB. CA weist eine niedrigere Kapazität als CB auf.
  • Eine andere Auswirkung der an das p–-Si 109A, 109B angelegten Spannung (VA, VB) ist, dass ein elektrisches Feld 302 (302A, 302B) durch das BOX 103 hindurch führt und Schwellenspannungen darüber liegender FETs, z. B. der NFET-Durchgangs-Gate-Zonen 130A, 130B, beeinflusst. Wie dargestellt, ist mit den angenommenen Werten von VA, VB das elektrische Feld 302A geringer als das elektrische Feld 302B.
  • Hinsichtlich der Steuerung der Eigenschaften von eDRAM-Zellen im p–-Si 109A, ist die Schwellenspannung der NFET-Durchgangs-Gate-Zone 130A höher als eine Schwellenspannung der NFET-Durchgangs-Gate-Zone 130B, wodurch der Leckstrom der NFET-Durchgangs-Gate-Zone 130A im Vergleich zu der NFET-Durchgangs-Gate-Zone 130B deutlich verringert wird. Die Kapazität von CA, wie bereits erläutert, ist niedriger als CB, jedoch führt der deutlich verringerte Leckstrom von CA durch die NFET-Durchgangs-Gate-Zone 130A im Vergleich zum Leckstrom von CB durch die NFET-Durchgangs-Gate-Zone 130B dazu, dass die Speicherung von Daten im Tiefgrabenkondensator 140A (d. h. CA) länger als die Speicherung von Daten im Tiefgrabenkondensator 140B (d. h. CB) andauert, obwohl CB eine höhere Kapazität aufweist. Durch Steuerung einer an das zugehörige p–-Si 109 in der unabhängig spannungsgesteuerten Siliciumzone 110 angelegten Spannung können daher eDRAMs so gesteuert werden, dass sie mehr oder weniger Leckstrom aufweisen. Diese Möglichkeit der Leckstromsteuerung ist im Stromsparbetrieb eines eDRAM äußerst wünschenswert.
  • Hinsichtlich der Leistung, z. B. der Lesegeschwindigkeit, ist jedoch der eDRAM in der unabhängig spannungsgesteuerten Siliciumzone 110B gegenüber dem eDRAM in der unabhängig spannungsgesteuerten Siliciumzone 110A überlegen (schneller). Die NFET-Durchgangs-Gate-Zone 130B, welche eine niedrigere Schwellenspannung aufweist, leitet stärker. Auch zieht die größere Kapazität von CB eine Bitleitung schneller und weiter durch die NFET-Durchgangs-Gate-Zone 130B herunter als die niedrigere Kapazität und die weniger leitfähige Struktur, die zu der unabhängig spannungsgesteuerten Siliciumzone 110A gehört. Deswegen können eDRAMS durch Steuerung des zugehörigen p–-Si 109 in der unabhängig spannungsgesteuerten Siliciumzone 110 so gesteuert werden, dass sie schneller (oder langsamer) arbeiten.
  • Wenn man das elektrische Feld 302 und den Kondensator C auf 1 anwendet, welche einen Logikbereich 150 sowie einen eDRAM-Bereich 151 zeigt, ist es klar, dass eine an das p–-Si 109 angelegte Spannung eine Schwellenspannung im LOGIK-FET 120 nicht beeinflusst, da der LOGIK-FET 120 über dem p–-Si 101 hergestellt ist, welches an Masse liegt, und nicht über einem p–-Si 109 hergestellt ist. Es trifft natürlich zu, dass das p–-Si 101 mit einer anderen Spannungsquelle als der Masse verbunden werden kann und dadurch die Schwellenspannung jedes FET beeinflussen kann, der über diesem p–-Si 101 mit Vorspannung liegt, hierdurch würden jedoch PFETs und NFETs in entgegengesetzter Weise beeinflusst (zum Beispiel würde die PFET-Stärke sinken, wenn die NFET-Stärke steigt), und deswegen wäre dies nicht wünschenswert. Ausführungsformen der vorliegenden Erfindung stellen eine oder mehrere unabhängig spannungsgesteuerte Siliciumzonen auf einem Halbleiterchip bereit. Die relative Stärke PFET/NFET in eDRAM-Anwendungen ist kein Problem, da die eDRAM-Zonen 151 typischerweise nur NFETs (d. h. NFET-Durchgangs-Gate-Zonen 130) enthalten.
  • Industrielle Anwendbarkeit
  • Die vorliegende Erfindung findet industrielle Anwendbarkeit beim Entwurf und der Herstellung von Hochleistungs-Halbleiter-Feldeffekttransistor(FET)-Einheiten, die in Chips mit integrierten Schaltungen eingebaut sind, welche in einer großen Vielfalt von elektronischen und elektrischen Vorrichtungen Anwendung finden.

Claims (7)

  1. Halbleiterchip (100), aufweisend: eine unabhängig spannungsgesteuerte Siliciumzone (110), ferner aufweisend: eine tiefe Implantation (105) entgegengesetzter Dotierung, bezogen auf eine Substratdotierung des Halbleiterchips (100), wobei die tiefe Implantation (105) einen unteren Teil der unabhängig spannungsgesteuerten Siliciumzone (110) bildet; eine Implantation eines vergrabenen Oxids (103), welche einen oberen Teil der unabhängig spannungsgesteuerten Siliciumzone (110) bildet; eine Tiefgrabenisolierung (106), welche Seiten der unabhängig spannungsgesteuerten Siliciumzone (110) bildet; und eine Kontaktstruktur (107) eines elektrisch leitenden Materials, welche durch das vergrabene Oxid (103) hindurch ausgebildet ist, um einen elektrischen Kontakt zu der unabhängig spannungsgesteuerten Siliciumzone (110) bereitzustellen.
  2. Halbleiterchip (100) nach Anspruch 1, wobei die tiefe Implantation (105) entgegengesetzter Dotierung, bezogen auf eine Substratdotierung des Halbleiterchips, eine tiefe Borimplantation einer Energie von 2 MeV bis 4 MeV ist, wobei das Substrat eine p–-Dotierung aufweist.
  3. Halbleiterchip (100) nach Anspruch 1, wobei die Kontaktstruktur (107) die unabhängig spannungsgesteuerte Siliciumzone (110) mit einer Spannungsversorgung verbindet.
  4. Halbleiterchip (100) nach Anspruch 1, wobei die Kontaktstruktur (107) die unabhängig spannungsgesteuerte Siliciumzone (110) mit einem Logiksignal verbindet.
  5. Verfahren zum Herstellen einer unabhängig spannungsgesteuerten Siliciumzone (110) in einem Halbleiterchip (100) aufweisend: Erzeugen einer tiefen Implantation (105) entgegengesetzter Dotierung, bezogen auf eine Dotierung eines Substrats des Halbleiterchips (100); Erzeugen eines vergrabenen Oxids (BOX) (103) in dem Halbleiterchip (100), wobei die tiefe Implantation (105) vollständig unterhalb des BOX (103) liegt; Erzeugen einer Tiefgrabenisolierung (106) zumindest so tief in dem Substrat wie die tiefe Implantation (105) und sowohl die tiefe Implantation (105) als auch das BOX (103) schneidend; wobei die tiefe Implantation (105) einen unteren Teil der unabhängig spannungsgesteuerten Siliciumzone (110) bildet; wobei das BOX (103) einen oberen Teil der unabhängig spannungsgesteuerten Siliciumzone (110) bildet; wobei die Tiefgrabenisolierung (106) Wände der unabhängig spannungsgesteuerten Siliciumzone (110) bildet, wodurch die unabhängig spannungsgesteuerte Siliciumzone (100) vollständig von einem Rest des Substrats isoliert wird; und Erzeugen einer Kontaktstruktur (107), um die unabhängig spannungsgesteuerte Siliciumzone (110) elektrisch mit einem Kontakt (108) zu verbinden.
  6. Verfahren nach Anspruch 5, welches ferner ein Verbinden des Kontakts mit einer Spannungsquelle aufweist.
  7. Verfahren nach Anspruch 5, welches ferner ein Verbinden des Kontakts (108) mit einem Logiksignal aufweist.
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