EP1723669A1

EP1723669A1 - Eeprom-speicherzelle für hohe temperaturen

Info

Publication number: EP1723669A1
Application number: EP05716998A
Authority: EP
Inventors: Steffen Richter; Sonja Richter; Dirk Nuernbergk; Dagmar Kirsten
Original assignee: X Fab Semiconductor Foundries GmbH
Current assignee: X Fab Semiconductor Foundries GmbH
Priority date: 2004-03-11
Filing date: 2005-03-10
Publication date: 2006-11-22
Also published as: DE102004011858B4; DE102004011858A1; WO2005088705A1; DE102004011858A8; US20070194378A1

Abstract

Es wird eine EEPROM-Speicherzelle für den Einsatz bei hohen Temperaturen beschrieben, die mit der SOI-Technologie hergestellt ist. Konventioneller Weise besteht eine EEPROM-Zelle für hohe Temperaturen aus drei MOS-Transistoren. Die erfindungsgemäße EEPROM-Zelle ist aus einem Speichertransistor mit einem Floating-Gate und einem Hochvolttransistor mit frei belegbaren BodyAnschluss aufgebaut. Durch eine konstruktive Änderung im Aufbau des Hochvolttransistors kann ein dritter Transistor in der Speicherzelle vermieden werden, wodurch ihre Halbleiterscheibenfläche und damit Kosten eingespart werden.

Description

I EEPROM-Speicherzelle für hohe Temperaturen

Die Erfindung betrifft eine EEPROM-Speicherzelle (elektrisch löschbarer programmierbarer Nur-Lese-Speicher) für hohe Temperaturen, die mit MOS- Transistoren auf Basis der SOI Technologie (Silizium auf Isolator) hergestellt ist

Für Transistoren, die auf einem SOI-Substrat hergestellt sind, ergeben sich gegenüber Transistoren, die auf einem Halbleitervollsubstrat hergestellt sind, gewisse Vorteile, beispielsweise das Vermeiden einer parasitären Thyristor-Struktur, kleinere parasitäre Kapazitäten, eine erhöhte Immunität gegenüber hochenergetischer Strahlung und dergleichen, die die SOI-Technologie zu einer attraktiven Alternative zu Bauelementen auf Halbleitervollsubstraten machen. Jedoch ergeben sich beim Betreiben von SOI-MOS-Transistoren auf Grund der an sich gewünschten vollkommenen Isolierung gegenüber benachbarten Bauelementen gewisse SOI-spezifische Einschränkungen.

Mit Bezug zu Fig. 1 sei eine typische SOI-Struktur beschrieben, die zwei n- Kanaltransistoren zeigt, die für unterschiedliche Spannungen ausgelegt sind. In

Fig. 1 ist eine SOI-Struktur 100 dargestellt, die ein Siliziumsubstrat 1 01 aufweist, auf dem eine isolierende Schicht 102, die auch als vergrabene Oxidschicht bezeichnet wird, ausgebildet ist. Auf der Oxidschicht 102 sind zwei Transistorstrukturen 1 10 und 120 ausgebildet, wobei die Transistorstruktur 1 10 ein stark n-dotiertes Draingebiet 1 1 1 und ein stark n-dotiertes Sourcegebiet 1 12 aufweist, die durch ein leicht p- dotiertes inneres aktives Gebiet 1 13, das auch als Body bezeichnet wird und in welchem sich beim Betrieb des Transistors 1 10 auch ein leitender n-Kanal ausbildet, getrennt sind. Über dem inneren aktiven Gebiet 1 1 3 ist ein Gate 1 14 angeordnet, das von dem inneren aktiven Gebiet 1 13 und von dem Drain- und Sourcegebiet 1 1 1 , 1 12 durch eine isolierende Schicht 1 1 5, die auch als Gate-Oxid bezeichnet wird, elektrisch isoliert ist. Ferner weist der Transistor 1 1 0 ein Kontaktgebiet 1 16 auf, das mit dem inneren aktiven Gebiet 1 13, das auch als Body bezeichnet wird, in Verbindung steht. Die gezeigte Transistorstruktur 1 10 besitzt in Bezug auf das Draingebiet 1 1 1 und das Sourcegebiet 1 12 einen im Wesentlichen symmetrischen Aufbau. Die Transistorstruktur 120 weist ein stark n-dotiertes Draingebiet 121 und ein stark n- dotiertes Sourcegebiet 122 auf, wobei im Draingebiet 121 ein geringer dotiertes Erweiterungs- bzw. Driftgebiet 127 vorgesehen ist. Das Draingebiet 21 grenzt mit seinem Driftgebiet 127 an ein inneres aktives Gebiet 123 an, so dass sich bei dem ergebenden PN-Übergang 128 zwischen den Gebieten 123 und 127 ein geringerer Dotierstoffkonzentrationsgradient ergibt, als dies bei dem entsprechenden PN- Übergang 129 des Sourcegebiets 122 mit dem inneren aktiven Gebiet 123 der Faii ist. Des weiteren weist der Transistor 120 ein Kontaktgebiet 126 auf, das mit dem inneren aktiven Gebiet 123 und dem Sourcegebiet 22 verbunden ist. Ein Gate 124, das über dem inneren aktiven Gebiet 123 angeordnet ist, ist durch eine Isolierschicht 125 von dem inneren aktiven Gebiet 123, dem Driftgebiet 127 and dem Sourcegebiet 122 isoliert.

Bei einer typischen Betriebssituation der Struktur 100 kann das Draingebiet des Transistors 110 mit einer positiven Versorgungsspannung, beispielsweise 5 Volt beaufschlagt werden, während das Sourcegebiet 112 auf Nullpotential liegt. Durch Anlegen einer geeigneten Steuerspannung an die Gateelektrode 114 baut sich hierbei ein leitender Kanal in dem inneren Gebiet 113 in der Nähe der Grenzschicht zu der Isolierschicht 115 auf. Die Leitfähigkeit des Kanals hängt hierbei von der Steuerspannung sowie von einer durch die Transistorstruktur bestimmten

Kenngröße, die als Schwellwertspannung oder Einsetzspannung bezeichnet wird, ab. D. h., sobald die Steuerspannung an der Gateelektrode 114 die Einsetzspannung übersteigt, baut sich im inneren aktiven Gebiet 113 der leitende Kanal auf und ermöglicht einen Stromfluss zwischen dem Draingebiet 111 und dem Sourcegebiet 112. Beim Anlegen der Steuerspannung an die Gateelektrode 114, beispielsweise beim Anlegen einer ansteigenden Flanke von 0 Volt auf 5 Volt ergibt sich insbesondere an der Drainseite, d. h. an der parasitären Kapazität, die durch die Gateelektrode 114 und dem Draingebiet 111 mit der dazwischenliegenden Gateoxidschicht 115 als Dielektrikum gebildet ist, ein hohes elektrisches Feld, das bei hohen Drainspannungen dazu führt, dass die Elektronen eine ausreichend hohe kinetische Energie erhalten können, so dass ein Eindringen oder gar ein Durchdringen der Gateoxidschicht 115 möglich ist. Dieser bei einem normalen Transistor an sich unerwünschte Effekt, d. h. das Einfangen hochenergetischer Elektronen in der Gateoxidschicht 115 bzw. das Durchdringen der Gateoxidschicht 115, wird in einer EEPROM-Speicherzelle vorteilhaft ausgenutzt, da sich durch die eingefangenen Ladungsträger die Einsetzspannung des Transistors verschieben lässt, wie nachfolgend noch detaillierter erläutert ist. Für den Transistor 120 ergibt sich im Wesentlichen das gleiche Verhalten, wobei auf Grund des Driftgebietes 127 mit der geringeren Dotierstoffkonzentration sich auf der Drainseite eine andere Feldverteilung mit geringeren Spitzenwerten bei gleicher Drainspannung ergibt. D. h., bei geeigneter Auslegung des Driftgebiets 127 lassen sich mit dem Transistor 120 höhere Drainspannungen schalten im Vergleich zu dem symmetrischen Aufbau des Transistors 110.

Bei Transistoren in SOI-Technologie ist das innere aktive Gebiet, beispielsweise die Gebiete 113 und 123, nicht zwangsläufig kontaktiert. Wie in Fig. 1 gezeigt ist, besteht jedoch die Möglichkeit, diese Gebiete durch die entsprechenden Kontaktgebiete 116, 126 anzuschließen oder frei schweben zu lassen. MOS-Transistoren mit frei schwebendem Body- Potential werden als Floating-Body (FB-Bauelemente) bezeichnet, während Transistoren, deren Kontaktgebiete 116, 126 beschaltet sind, d. h. mit einem Bezugspotential beaufschlagt sind, typischerweise als Body-Tied (BT) Transistoren bezeichnet werden. Hierbei wird typischerweise das Kontaktgebiet 116 bzw. 126 mit dem jeweiligen Sourcegebieten verbunden. Wenn die jeweiligen Kontaktgebiete 116, 126 unbeschaltet bleiben, kann bei hohen Drainspannungen eine Lawinengeneration, d. h. eine Erzeugung von Elektron-Loch-Paaren, an der Drainseite, zusätzlich zu dem zuvor genannten Einfangen hochenergetischer Elektronen in der jeweiligen Gateoxidschicht, auftreten. Mit den Kanalladungsträger - im Beispiel der gezeigten n-Kanaltransistoren, die Elektronen - fließen auch die durch die erzeugten Elektronen-Loch-Paare hervorgerufenen Elektronen über das - Drain ab. Die andere Ladungsträgersorte - d. h. bei den gezeigten n-Kanaltransistoren, die Löcher - verbleiben im inneren aktiven Gebiet 113 bzw. 123, so dass sich dort eine Aufladung ergibt. Dies kann zu einer Änderung der

Einsetzspannung führen, da sich dann ein leitender n-Kanal somit bereits bei einer geringeren Gatespannung ausbildet, so dass bei gleicher Gatespannung nunmehr ein höherer Ausgangsstrom fließt (Kink-Effekt). Dieser Effekt ist in den meisten Schaltungen unerwünscht, daher werden in erster Linie Body-Tied-Transistoren verwendet.

Figur 2 zeigt schematisch das Schaltbild einer EEPROM-Speicherzelle 200 für Anwendungen mit Temperaturen bis zu ca. 150° C. Die Speicherzelle 200 ist aus zwei n-Kanal-MOS-Transistoren aufgebaut, die einen ähnlichen Aufbau aufweisen wie die in Fig. 1 gezeigten Transistoren 110 und 120. Hierbei repräsentiert der

Transistor 110 einen Speichertransistor, wobei der Aufbau des Transistors 110 im Vergleich zu Fig. 1 dahingehend modifiziert ist, dass eine weitere leitende Schicht 118 vorgesehen ist, die elektrisch von der Gateelektrode 114 und dem inneren aktiven Gebiet 113 isoliert ist. Die elektrisch leitende Schicht 118 wird auch als schwebendes Gate bzw. Floating-Gate bezeichnet. Ferner befindet sich zwischen dem Drain 111 des Speichertransistors 110 eine kleine Fläche (nicht gezeigt) mit dünnem Oxid, durch die ein Tunnelstromfluss einsetzen kann, wenn eine ausreichend hohe Drainspannung zu einer entsprechenden Beschleunigung der Kanal-Ladungsträger und damit zu einer entsprechenden hohen Wahrscheinlichkeit zum Durchdringen der dünnen Oxidfläche führt, wie dies zuvor erläutert ist. Die Fläche mit dünnem Oxid wird auch als Injektorfenster (Injector Window) bezeichnet, wobei der zugehörige Teil des Draingebiets 111 dementsprechend als Injektor bezeichnet wird. Die Information der Speicherzelle 200 wird in Form einer Einsetzspannungsverschiebung gespeichert, d. h, durch Einbringen von Kanalladungsträgern in das schwebende Gate 118 wird eine entsprechende angelegte Steuerspannung, die an das Gate 114 angelegt wird (positive Spannung), abgeschirmt, so dass zum Aufbau eines leitfähigen Kanals eine höhere Spannung erforderlich ist. Umgekehrt kann beim Einbringen positiver Ladungsträger in das schwebende Gate 118 bereits das Ausbilden eines leitenden Kanals bewirkt werden, ohne dass eine zusätzliche Steuerspannung an der Gateelektrode 1 4 erforderlich ist. Generell wird der Mechanismus zum Einbringen von Ladungen in das schwebende Gate 118 durch eine isolierende Schicht hindurch, ohne dass ein elektrischer Durchschlag erfolgt, als Fowler-Nordheim-Tunneln bezeichnet, wobei die Fowler-Nordheim-Theorie quantitativ den quantenmechanischen Effekt deö Durchdringens einer Potentialbarriere durch Ladungsträger beschreibt.

Um die diversen Betriebszustände der Speicherzelle 200, d. h. das Programmieren, das Löschen, das Auslesen, für eine Vielzahl miteinander verbundener Speicherzellen in gesteuerter Weise durchführen zu können, ist der Auswahltransistor 120 erforderlich, der im Wesentlichen den gleichen Aufbau aufweist wie der Transistor 120 aus Fig. 1. Ferner ist der Auswahltransistor 120 mit seinem Sourcegebiet 122 mit dem Draingebiet 111 des Speichertransistors 110 verbunden, um damit einen Knoten 201 zu bilden. Beim Programmieren wird nun an das Gate 124 des Auswahltransistors 120, das auch als Auswahl- oder Select-Gate (SG) bezeichnet wird und an das Drain 121 (D) eine geeignet hohe für das Auslösen von Tunnelströmen ausreichende Spannung angelegt. Hierbei verbleibt das Gate 114 des Speichertransistors 110, das auch als Steuer- oder Control-Gate (CG) bezeichnet wird, auf 0 Volt. Das Sourcegebiet 112 des Speichertransistors 110 (S) bleibt unbeschaltet. Auf Grund der hohen Drainspannung, die über den durchgeschalteten Auswahltransistor 120 auch an dem Knoten 201 und damit an dem Drain 111 ansteht, ergibt sich zum auf 0 Volt liegenden Steuergate 114 ein hohes elektrisches Feld, so dass durch den Tunneleffekt Elektronen von dem schwebenden Gate 118 abfließen, so dass das schwebende Gate positiv aufgeladen wird. Diese positive Ladung bleibt auch nach dem Abschalten der

Programmierspannung erhalten und bewirkt eine entsprechende Verschiebung der Einsetzspannung zu kleinen oder negativen Werten, wie dies auch zuvor erläutert ist.

Beim Löschen der Zelle 200 werden an das Draingebiet 121 (D) des Auswahltransistors 120 sowie an das Sourcegebiet 112 (S) des Speichertransistors 110 jeweils 0 Volt angelegt, während das Auswahlgate 124 (SG) sowie das Steuergate 114 (CG) mit der hohen Programmierspannung beaufschlagt werden. Daraus ergibt sich ein entsprechend hohes elektrisches Feld, das von dem schwebenden Gate 118 zu dem Injektor gerichtet ist und zum Einsetzen eines entsprechenden Tunnelstroms führt, so dass Elektronen auf das schwebende Gate 118 gelangen. D. h., das schwebende Gate 118 ist auch nach dem Abschalten der Programmierspannung an dem Gate 114 negativ aufgeladen, so dass sich die Einsetzspannung zu hohen Werten verschiebt, da nunmehr eine höhere Gatespannung an dem Steuergate 114 erforderlich ist, um einen leitenden Kanal im inneren aktiven Gebiet 113 des Speichertransistors 110 auszubilden.

Beim auslesen der Speicherzelle 200 liegt am Steuergate 114 (CG *eine konstante Spannung an, beispielsweise 0 Volt, während am Auswahlgate 124 (SG) und an dem Drain 121 (D) des Auswahltransistors 120 eine Spannung von beispielsweise 5 Volt anliegt, während das Source 121 des Speichertransistors 110 auf 0 Volt liegt. Die Zustände „gelöscht" und „beschrieben" können nun anhand des einsetzenden Stromflusses unterschieden werden, da für eine gegebene Spannung an dem Steuergate 114 (CG), beispielsweise 0 Volt, im gelöschten Zustand im Wesentlichen kein Stromfluss stattfindet, während im programmierten Zustand ein Stromfluss durch den Speichertransistor 110 auftritt.

Wird die EEPROM-Zelle 200 bei hohen Temperaturen betrieben, d. h. bei Temperaturen von etwa 150°C, ergibt sich eine hohe thermische Erzeugungsrate von Elektron-Loch-Paaren, insbesondere in dem Driftgebiet 127, was zu einem erhöhten Leckstrom zum Source 122 des Auswahltransistors 120 und damit zu dem inneren Knoten 201 führt, so dass sich dieser bis zur am Drain 121 anliegenden Spannung auflädt. Bei der Programmierung einer mit der Zelle 200 gekoppelten Speicherzelle, bei der auch das Steuergate 114 (CG) des Speichertransistors 110 zusammen mit der zu programmierenden anderen Speicherzelle auf 0 Volt liegt, tritt trotz einer 0 Volt Spannung am Auswahlgate 124 (SG) des Auswahltransistors 120 auf Grund des aufgeladenen Knotens 201 eine relativ hohe Spannung zwischen dem Gate 114 und dem Knoten 201 auf, so dass eine nicht beabsichtigte Programmierung der Zelle 200 stattfinden kann, die somit zu einer Datenverfälschung führen kann. D. h., der herkömmliche Hochvolttransistor 120 erfüllt nicht mehr seine Funktion als Auswahltransistor.

In auf dem Markt verfügbaren EEPROM-Speichern, die für Anwendungen bei höheren Temperaturen geeignet sind, werden daher Speicherzellen eingesetzt, die über einen zusätzlichen Transistor verfügen, der den inneren Knoten 201 einer nicht ausgewählten Speicherzelle während kritischer Vorgänge mit Massepotential verbindet, um damit eine Aufladung des inneren Knotens 201 und damit eine entsprechende unbeabsichtigte Datenverfälschung zu verhindern.

Das Vorsehen eines dritten Transistors in der Speicherzelle erfordert jedoch einen hohen Bedarf an wertvoller Chipfläche, so dass eine kosteneffiziente und/oder platzsparende Integration eines EEPROM-Speichers in vielen Hochtemperaturanwendungen nicht möglich ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Teöhnik bereitzustellen, die einen flächeneffizienteren Aufbau einer EEPROM-Speicherzelle für Hochtemperaturanwendungen ermöglicht.

Diese Aufgabe wird gemäß einem Aspekt der vorliegenden Erfindung gelöst durch eine elektrisch löschbare programmierbare Nur-Lese-Speicherzelle (EEPROM- Speicherzelle) in SOI-Technologie, die auch für hohe Temperaturen geeignet ist, wobei die Speicherzelle einen MOS-Speichertransistor mit einem schwebenden bzw. Floating-Gate aufweist. Ferner weist die Speicherzelle einen MOS-Auswahltransistor auf, der als Hochvolttransistor ausgebildet ist und der eine Polysiliziumgateelektrode, ein Draingebiet mit einem Anschluss und ein Sourcegebiet, ein unterhalb der Gateelektrode angeordnetes inneres aktives Gebiet mit einem Kontakt aufweist, wobei zusätzlich im Sourcegebiet ein Driftgebiet vorgesehen ist, so dass Dioden an PN-Übergängen zwischen dem Draingebiet und dem inneren aktiven Gebiet und zwischen dem Sourcegebiet und dem inneren aktiven Gebiet vorhanden sind. Die Dioden sind auf den separat kontaktierten Body zurückzuführen, nicht auf das Driftgebiet.

Insbesondere durch die Struktur des erfindungsgemäßen Auswahltransistors ergibt sich eine Anordnung, in der ein thermisch erzeugter Leckstrom nunmehr auch auf der Sourceseite des Auswahltransistors erzeugt wird, so dass der konventioneller Weise zum Source zeigende und damit den inneren Knoten (siehe Fig. 2, der Knoten 201) aufladende Leckstrom durch den im Sourcegebiet erzeugten Leckstrom zu einem hohen Maße kompensiert werden kann, wobei bei hohen Temperaturen, d. h. in einem Bereich von etwa 100 bis 200°C, ein sehr hohes Maß an Kompensation erreichbar ist, da hier die thermischen Anteile der Leckströme dominieren.

In einer weiteren vorteilhaften Ausführungsform weist die elektrisch löschbare programmierbar Nur-Lese-Speicherzelle nicht mehr als zwei MOS-Transistoren auf. Auf Grund dieses Aufbaus kann die Speicherzelle in äußerst flächeneffizienter Weise aufgebaut werden.

In einerweiteren vorteilhaften Ausführungsform ist der Kontakt so ausgebildet, dass dieser frei mit einem Potential beaufschlagbar ist. Der Kontakt, der mit dem inneren aktiven Gebiet des Auswahltransistors verbunden ist, kann somit bei Bedarf mit einem geeigneten Bezugspotential, beispielsweise dem Massepotential, verbunden werden, um damit eine etwaige Aufladung des inneren aktiven Gebiets des Auswahltransistors zu vermeiden bzw. abzubauen, so dass sich durch eine etwaige Aufladung des inneren aktiven Gebiets ergebende Auswirkungen auf die Einsetzspannung des Auswahltransistors vermeidbar oder zumindest reduzierbar sind.

In einer weiteren Ausführungsform weist der Auswahltransistor in seinem Draingebiet ein Driftgebiet auf. D.h., wie bei konventionellen EEPROM-Speicherzellen besitzt der Auswahltransistor eine hohe Spannungsfestigkeit, so dass ein zuverlässiger Betrieb gewährleistet ist.

In einer weiteren vorteilhaften Ausführungsform sind das Draingebiet und das Sourcegebiet des Auswahltransistors im Wesentlichen symmetrisch zueinander ausgebildet. Auf Grund dieses Aufbaus ergibt sich ein hohes Maß an Symmetrie auch bei den bei hohen Temperaturen auftretenden Leckströmen, so dass ein hohes Maß an Kompensation und damit eine Minimierung der Aufladung des inneren Knotens erreichbar ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird die zuvor genannte Aufgabe gelöst durch eine elektrisch löschbare programmierbare Nur-Lese- Speicherzelle (EEPROM-Speicherzelle) in SOI-Technologie, wobei die Speicherzelle einen MOS-Speichertransistor mit schwebendem Gate und einen Auswahltransistor aufweist. Der Auswahltransistor umfasst ein Draingebiet mit einem Anschluss und ein Sourcegebiet und ein inneres Gebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist und das mit einem frei belegbaren Anschluss verbunden ist.

Auf Grund dieser Ausbildung des Auswahltransistors der erfindungsgemäßen EEPROM-Speicherzelle lässt sich ein thermisch bedingter Leckstrom, der vom Drain zum inneren aktiven Gebiet und vom Source zum inneren aktiven Gebiet einsetzt, zuverlässig ableiten, da der frei belegbare Anschluss die Verbindung des inneren aktiven Gebiets mit einem beliebigen Bezugspotential, beispielsweise Massepotential ermöglicht.

In einer weiteren Ausführungsform ist in dem Draingebiet und dem Sourcegebiet jeweils ein Driftgebiet vorgesehen. Mit dieser Anordnung lässt sich die erforderliche Hochvoltstabilität des Auswahltransistors erreichen. *

Vorteilhafterweise sind das Drämgebiet und das Sourcegebiet im Wesentlichen symmetrisch zueinander aufgebaut. Mit dieser Struktur lässt sich ein hohes Maß an Symmetrie im Transistorverhalten erreichen, insbesondere im Hinblick auf die thermisch generierten Leckströme bei hohen Temperaturen, so dass die Datenintegrität der EEPROM-Speicherzelle insbesondere bei sehr hohen Temperaturen zuverlässig gewährleistet ist.

In einer vorteilhaften Ausführungsform weist die EEPROM-Speicherzelle nicht mehr als zwei Transistorstrukturen auf, wodurch sich eine äußerst kompakte und flächeneffiziente Speicherzellenstruktur ergibt.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird die zuvor genannte Aufgabe durch ein Verfahren zum Betreiben einer elektrisch löschbaren programmierbaren Nur-Lese-Speicherzelle (EEPROM-Speicherzelle) gelöst. Das Verfahren umfasst das Bereitstellen eines in SOI-Technologie hergestellten Speichertransistors mit schwebendem Gate und eines Auswahltransistors und das Verbinden eines inneren aktiven Gebiets des Auswahltransistors, das frei mit einem Potential beaufschlagbar ist, mit einem spezifizierten Referenzpotential während mindestens einem spezifizierten Funktionszustand der Speicherzelle, um thermisch erzeugte Leckströme im Auswahltransistor abzuleiten. Wie zuvor dargelegt ist, lässt sich mit diesem Verfahren die Datenintegrität der EEPROM-Speicherzelle auch bei sehr hohen Temperaturen erhalten, da sich eine Aufladung durch thermisch hervorgerufene Leckströme zumindest reduzieren lässt, wobei auch eine nachteilige Auswirkung einer möglichen Aufladung des inneren aktiven Gebiets des

Auswahltransistors effizient durch das Ableiten entsprechender Leckströme zumindest zeitweilig vermieden werden kann.

In einer weiteren Ausführungsform umfasst der mindestens eine spezifizierte Funktionszustand einen Lese-Zustand. Durch das Verbinden des inneren aktiven Gebiets mit dem spezifizierten Referenzpotential während des Lese-Zustands lässt sich erreichen, dass der Auswahltransistor zumindest nach jedem Programmier- oder Löschvorgang ein auf Referenzpotential liegendes Inneres aktives Gebiet aufweist, so dass nachteilige Auswirkungen auf die Einsetzspannung des Auswahltransistors im Wesentlichen vermieden werden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird' die Aufgabe durch ein Verfahren zur Herstellung einer elektrisch löschbaren programmierbaren Nur- Lese-Speicherzelle gelöst. Das Verfahren umfasst das Bilden eines Speichertransistors mit schwebendem Gate auf einem SOI-Substrat, das Bilden eines Auswahltransistors auf dem SOI-Substrat und das Bilden eines Kontaktgebiets, das von einem Draingebiet und einem Sourcegebiet des Auswahltransistors isoliert und mit einem inneren aktiven Gebiet des Auswahltransistors verbunden ist.

In einer weiteren Ausführungsform umfasst das Bilden des Auswahltransistors: Bilden des Draingebiets mit einem Driftgebiet und Bilden des Sourcegebiets mit einem Driftgebiet.

In einerweiteren Ausführungsform umfasst das Verfahren ferner das Bilden eines Anschlusses, der mit einer zur Speicherzelle externen Potentialquelle verbindbar ist, und mit dem Kontaktgebiet elektrisch verbunden ist. Weitere Ausführungsformen, Vorteile und Merkmale der Erfindung gehen auch aus der folgenden Beschreibung von Beispielen hervor, die unter Einbeziehung der Zeichnungen ein weitergehendes Verständnis der beanspruchten Erfindung ermöglicht.

In den Zeichnungen zeigen:

Figur 1 eine perspektivische Ansicht einer SOI-Struktur mit zwei n-Kanal-MOS- Transistoren,

Fig. 2 schematisch als Schaltbild den Aufbau einer bekannten EEPROM- Speicherzelle mit Transistorstrukturen, die ähnlich zu jenen in Fig. 1 sind,

Fig. 3 schematisch ein Schaltbild einer Transistorstruktur für eine EEPROM- Speicherzelle für hohe Temperaturen gemäß einer ersten Ausführungsform der Erfindung,

Fig. 4 eine Gegenüberstellung eines konventionellen unidirektionalen Hochvolt- Auswahltransistors, bei welchem das innere aktive Gebiet und das Sourcegebiet verbunden sind, gegenüber einem bidirektionalen Hochvolt- Auswahltransistor, bei welchem ein Kontakt für das innere aktive Gebiet separat herausgeführt ist, gemäß 'einer ersten Ausführungsform der Erfindung,

Fig. 5 den Temperaturverlauf der Spannung am Source eines konventionellen Auswahltransistors im Vergleich zu einem neuen Auswahltransistors über einen Temperaturbereich von -50 °C bis 200°C,

Fig. 6 eine Draufsicht und zwei Schnittansichten eines typischen SOI- Speichertransistors, wie er in der erfindungsgemäßen Speicherzelle verwendbar ist,

Figur 7a,

Figur 7b eine Aufsicht auf Auswahltransistoren gemäß anschaulicher Ausführungsformen der Erfindung, wobei das innere aktive Gebiet separat kontaktiert ist und ein Driftgebiet an der Sourceseite vorgesehen ist, Fig. 7c eine Draufsicht auf einen typischen konventionellen Auswahltransistor,

Fig. 8 eine Aufsicht und eine Schnittansicht einer Speicherzelle mit einem Speichertransistor und einem Auswahltransistor gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung.

Generell soll eine EEPROM-Speicherzellenstruktur beschrieben werden, in der ein Speichertransistor mit schwebendem Gate (floating gate) und ein Auswahltransisotor mit einem frei belegbaren Anschluss für ein inneres aktives Gebiet sowie mit einem zusätzlichen Driftgebiet im Sourcegebiet des Auswahltransistors vorgesehen sind.

Fig. 3 zeigt schematisch einen Schaltplan einer Transistorstruktur für eine EEPROM- Speicherzelle 300 gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung. Die Speicherzelle 300 weist einen Speichertransistor 310 sowie einen Auswahltransistor 320 auf. In einer besonders vorteilhaften Ausführungsform sind keine weiteren Transistorstrukturen in der Speicherzelle 300 vorgesehen. Der Speichertransistor 310 weist ein Source S, ein Steuergate bzw. Control-Gate CG, ein schwebendes bzw. Floating-Gate 1 und ein Draingebiet auf, das mit einem inneren Knoten 2 verbunden ist. Der Aufbau des Speichertransistors 310 ist ähnlich zu dem Speichertransistor 210, wie er mit Bezug zu Fig. 2 und Fig. 1 beschrieben ist, so dass eine detailliertere Beschreibung weggelassen wird. Ein typischer Aufbau des Speichertransistors 310 ist exemplarisch auch in Fig. 6 gezeigt, in der die Draufsicht und zwei Schnittansichten dargestellt sind.

Der Auswahltransistor 320 umfasst ein Auswahlgate SG, ein Draingebiet D (mit 321) mit einem Driftgebiet 327, ein Sourcegebiet 322 mit einem Driftgebiet 3, wobei das Sourcegebiet 322 intern mit dem inneren Knoten 2 verbunden ist. Ferner weist der Transistor 320 ein inneres aktives Gebiet 123 (s. Fig. 1) auf, das mittels eines Anschlusses B frei mit einem beliebigen Potential beaufschlagbar ist. Weitere strukturelle Merkmale des Auswahltransistors 320 sind ähnlich zu dem

Auswahltransistor 220 bzw. dem Transistor 120, wie sie zuvor mit Bezug zu den Fig. 1 und 2 beschrieben sind. In Fig. 7a ist eine Draufsicht einer beispielhaften Ausführungsform des Auswahltransistors 320 gezeigt, wobei der Anschluss B, der als Body-Kontakt bezeichnet ist, an einer Seite in der Transistorbreitenrichtung vorgesehen ist, während in Fig. 7b zwei Kontakte gezeigt sind. Zum Vergleich ist in Fig. 7c ein typischer konventioneller Auswahltransistor mit einem Body-Kontakt auf der Sourceseite und ohne Extensions- bzw. Erweiterungsgebiet auf der Sourceseite gezeigt.

Beim Betrieb der Speicherzelle 300, d. h. beim Einstellen eines der Betriebszustände Programmieren, Löschen, Auslesen, können im Wesentlichen die gleichen

Operationen durchgeführt werden, wie dies zuvor mit Bezug zu der Speicherzelle 200 aus Fig. 2 beschrieben ist. D. h., beim Beschreiben bzw. Programmieren der Speicherzelle 300 kann an dem Drain D sowie an dem Auswahlgate SG eine entsprechend hohe Programmierspannung angelegt werden, wobei an dem Steuergate CG die Spannung 0 anliegt, so dass dann ein entsprechender

Ladungsübertrag an das schwebende Gate 1 stattfinden kann. Umgekehrt wird bei der Löschung der Speicherzelle 300 an dem Drain D und dem Source S die Spannung 0 angelegt, während das Auswahlgate SG und das Steuergate CG mit der hohen Programmierspannung beaufschlagt werden, so dass ein umgekehrter Ladungstransport stattfinden kann. Ferner ist auch in diesem Betriebszustand, d.h. hohe Spannung am Auswahlgate SG und Null Volt am Source S, auf Grund des zusätzlichen Driftgebiets 3 im Sourcegebiet S zur Erzeugung eines moderaten Dotierstoffgradienten eine Beeinträchtigung des Auswahlgates SG auf Grund des Einfangs energiereicher Ladungsträger gering, wie dies auch auf der Drainseite für den konventionellen Auswahltransistor 120 beschrieben ist.

Wie zuvor bereits erwähnt, ist insbesondere beim Programmieren einer oder mehrerer benachbarter Zellen der Speicherzelle 300, in der somit das Auswahlgate SG des Auswahltransistors 320 auf 0 Volt liegt, eine Aufladung des inneren Knotens 2 gering, so dass eine unerwünschte Programmierung des schwebenden Gates 1 zuverlässig bis zu Temperaturen von 200°C oder in einigen Ausführungsformen auch darüber vermeidbar ist.

Beim Lesen der Speicherzelle 300, wobei das Steuergate CG auf beispielsweise 0 Volt liegt, das Drain D und das Auswahlgate SG auf 5 Volt liegen, kann der Anschluss B und damit das innere aktive Gebiet des Auswahltransistors 320 ebenfalls auf ein geeignetes Referenzpotential, beispielsweise 0 Volt gelegt werden, so dass eine durch thermische Leckströme hervorgerufene Aufladung des inneren aktiven Gebiets vermieden wird und damit eine stabile Funktionsweise des Auswahltransistors 320 auch im Lesebetrieb gewährleistet ist. D.h. also, dass die erfindungsgemäße EEPROM-Speicherzelle 300 in gleicher Weise wie die konventionelle Hochtemperatur-Speicherzelle mit drei Transistoren für die einzelnen Funktionszustände angesteuert werden kann.

Fig. 4 zeigt eine Gegenüberstellung eines konventionellen Hochvoltauswahltransistors, der durch den Auswahltransistor 220 (siehe Fig. 2) repräsentiert ist, gegenüber einem erfindungsgemäßen bidirektionalen Hochvoltauswahltransistor, der durch den Transistor 320 (siehe Fig. 3) repräsentiert ist. In dem konventionellen Auswahltransistor 220 ist das Sourcegebiet 222 mit dem inneren aktiven Gebiet (Body) des Transistors verbunden, so dass lediglich ein PN- Übergang als Diode wirksam ist, wie dies in der Figur dargestellt ist. Beim Auftreten höherer Temperaturen wird ein Leckstrom _EAK erzeugt, was in der Figur als eine veränderliche Stromquelle dargestellt ist. Wie zuvor erläutert ist, werden durch thermische Energie Elektron-Loch-Paare erzeugt, wobei die Elektronen (für einen N- Kanaltransistor) über das Drain D abfließen können, während die Löcher zu dem inneren aktiven Gebiet wandern, wie dies durch die Pfeilrichtung der variablen

Stromquelle angezeigt ist, so dass auch eine entsprechende Ladung am Source 222 auftritt, da das innere aktive Gebiet und das Sourcegebiet 222 miteinander verbunden sind.

Im Gegensatz dazu ist beim erfindungsgemäßen Transistor 320 das innere aktive Gebiet nicht mit Sourcegebiet 322 verbunden, sondern ist über einen separaten frei beleöjbaren Anschluss B nach Bedarf mit einem Referenzpotentiaf' beaufschlagbar. Dementsprechend ist auch ein von dem inneren aktiven Gebiet zum Sourcegebiet 322 auftretende PN-Übergang wirksam, was in der Zeichnung durch die Dioden D1 und D2 dargestellt ist. Auf Grund des Aufbaus des Transistors 320 mit dem zusätzlichen Driftgebiet 3 in dem Sourcegebiet 322 werden auch dort bei höheren Temperaturen entsprechende Leckströme hervorgerufen, wie dies durch die zusätzliche variable Stromquelle in der Figur dargestellt ist. Wenn die Elektronen aus dem Sourcegebiet 322 bei einem Drainstrom abfließen, setzt ein Leckstrom zum inneren aktiven Gebiet ein, so dass im Wesentlichen eine Aufladung des

Sourcegebiets 322 und damit des inneren Knotens 2 (siehe Fig. 3) vermieden werden kann. Abhängig von der Größe der jeweiligen thermisch indizierten Leckströme ergibt sich eine Aufladung des inneren aktiven Gebiets, wobei diese Leckströme jedoch durch die frei belegbare Beschaltung des inneren aktiven Gebiets mittels des Anschlusses B bei Bedarf abgeleitet werden können. Auf Grund dessen lässt sich eine negative Beeinflussung der Einsetzspannung des Transistors 320 auf Grund einer Aufladung des inneren Gebiets 320 verhindern. Fig. 5 zeigt qualitativ das Verhalten der Transistoren 220 und 320 aus Fig. 4, wenn diese über einen weiten Temperaturbereich hinweg von -50 bis + 200° C betrieben werden. In Fig. 5 zeigt die durchgezogene Linie die Spannung des Transistors 220 an dessen Source 222, wenn die Drainspannung 5 Volt beträgt, und die Spannung am Auswahlgate SG 0 Volt beträgt. Es ist deutlich erkennbar, dass bei Temperaturen ab 100° C ein starkes Ansteigen der Spannung am Source 222 erkennbar ist, so dass damit auch der entsprechende Knoten (siehe Knoten 201 in Fig. 2) aufgeladen wird und damit zu einer ungewünschten Programmierung des Speichertransistors führen kann. Demgegenüber zeigt die gestrichelte Kurve das entsprechende

Verhalten des erfindungsgemäßen Transistors 320, wobei insbesondere bei höheren Temperaturen, d. h. bei 100° C und höher, ein Spannungsanstieg an dem Source 322 und damit auch an dem inneren Knoten 2 (siehe Fig. 3) verhindert werden kann, so dass die Datenintegrität der Speicherzelle 300 und eines EEPROM-Speichers, der viele miteinander verschaltete Speicherzellen 300 aufweist, auch bei hohen Temperaturen bewahrt bleibt.

Die erfindungsgemaße EEPROM-Speicherzellenstruktur, wie sie beispielsweise in Fig. 3 beispielhaft schematisch dargestellt ist, lässt sich unter Einsatz konventioneller Herstellungsverfahren aufbauen, wobei die entsprechenden Verfahrensschritte und Lithographiemasken, wie sie für die Bildung des Draingebiets einschließlich des entsprechenden Driftgebietes verwendet werden^*', auch für die Ausbildung des Sourcegebiets angewendet werden können, wenn ein symmetrischer Aufbau der Transistorzelle gewünscht wird. Ferner ist beim Schritt des Ausbildens des Kontaktgebiets des Auswahltransistors eine entsprechende Änderung der

Lithographiemaske und der Verfahrensschritte dahingehend erforderlich, dass das innere aktive Gebiet des Auswahltransistors kontaktiert wird, ohne dass eine elektrische Verbindung zu dem Draingebiet und dem Sourcegebiet hergestellt wird, und ein entsprechender Anschluss für das innere aktive Gebiet vorgesehen wird.

Fig. 8 zeigt schematisch eine entsprechende Draufsicht und eine Schnittansicht einer Speicherzelle gemäß einer anschaulichen Ausführungsform, um zu verdeutlichen, wie die Layout-Gestaltung bei der Herstellung verwirklicht werden kann.

Die vorliegende Erfindung stellt somit eine effiziente Technik bereit, um eine EEPROM-Zelle für die Verwendung in einem weiten Temperaturbereich bereitzustellen, wobei die EEPROM-Zelle einen Speichertransistor auf MOS- Technologie mit einem schwebenden Gate und einen Hochvolttransistor auf MOS- Technologie als Auswahltransistor aufweist, die beide auf einem SOI-Substrat hergestellt sind. Der Auswahltransistor besitzt einen frei belegbaren Body-Anschluss und weist eine zusätzliche Driftzone in seinem Sourcegebiet auf. Durch konstruktive Änderungen im Aufbau des Hochvolttransistors kann somit erfindungsgemäß auf einen dritten Transistor für Anwendungen, bei denen Temperaturen im Bereich von - 50 bis +200°C oder mehr auftreten, verzichtet werden, wodurch wertvolle Chipfläche und damit Kosten eingespart werden können.

Claims

Patentansprüche:

1. Elektrisch löschbare programmierbare Nur-Lese-Speicherzelle in einer SOI-Technologie, welche Speicherzelle für eine Temperatur über im Wesentlichen 100*0 geeignet ist, mit einem MOS-Speichertransistor (310) mit einem Floating-Gate (318), mit einem MOS-Auswahltransistor (320), der als Hochvolttransistor ausgebildet ist und welcher aufweist: ein Polysilizium-Gate (SG), ein Draingebiet (321 ) mit einem Anschluss (D) und ein Sourcegebiet (322); ein unterhalb des Gates (SG) angeordnetes inneres aktives Gebiet (123) mit einem Kontakt (B), wobei zusätzlich im Sourcegebiet (322) ein Driftgebiet (3) vorgesehen ist, so dass Dioden (D1 , D2) an PN-Übergängen (128, 129) zwischen dem Drain-Gebiet (321 ) und dem inneren aktiven Gebiet (123) und zwischen dem Sourcegebiet (322) und dem inneren aktiven Gebiet (123) vorhanden sind.

2. Elektrisch löschbare programmierbare Nur-Lese-Speicherzelle nach Anspruch 1 , wobei die Speicherzelle nicht mehr als zwei MOS-Transistoren aufweist.

3. Elektrisch löschbare programmierbare Nur-Lese-Speicherzelle nach einem der Ansprüche 1 bis 2, wobei der Kontakt (B) so ausgebildet ist, dass dieser frei mit einem Potential beaufschlagbar ist.

4. Elektrisch löschbare programmierbare Nur-Lese-Speicherzelle nach einem der Ansprüche 1 bis 3, wobei das Draingebiet (321 ) des Auswahltransistors (320) ein Driftgebiet (327) aufweist.

5. Elektrisch löschbare programmierbare Nur-Lese-Speicherzelle nach einem der Ansprüche 1 bis 4, wobei das Draingebiet (321 ) und das Sourcegebiet (322) im Wesentlichen symmetrisch zueinander ausgebildet sind.

6. Programmierbare Nur-Lese-Speicherzelle in einer SOI-Technologie, geeignet elektrisch löschbar zu sein, mit: einem MOS-Speichertransistor (310) mit schwebendem Gate (318), einem Auswahltransistor (320) mit einem Draingebiet (321 ) mit Anschluss (D) und einem Sourcegebiet (322) und einem inneren aktiven Gebiet (123), das zwischen dem Draingebiet (321) und dem Sourcegebiet (322) angeordnet ist und mit einem frei belegbaren Anschluss (B) verbunden ist.

7. Elektrisch löschbare programmierbare Nur-Lese-Speicherzelle nach Anspruch 6, wobei in dem Draingebiet (321) und dem Sourcegebiet (322) jeweils ein Driftgebiet (327, 3) vorgesehen ist.

8. Elektrisch löschbare programmierbare Nur-Lese-Speicherzelle nach einem der Ansprüche 6 bis 7, wobei das Draingebiet (321) und das Sourcegebiet (322) im Wesentlich symmetrisch zueinander aufgebaut sind.

9. Elektrisch löschbare programmierbare Nur-Lese-Speicherzelle nach einem der Ansprüche 6 bis 8, wobei die Speicherzelle nicht mehr als zwei Transistorstrukturen aufweist.

10. Verfahren zum Betreiben einer elektrisch löschbaren programmierbaren Nur- "* Lese-Speicherzelle, ^ wobei das Verfahren umfasst Bereitstellen eines in SOI-Technologie hergestellten Speichertransistor (310) mit schwebendem Gate (318) und eines Auswahltransistors (320); Verbinden eines inneren aktiven Gebiets (123) des Auswahltransistors (320), das frei mit einem Potential beaufschlagbar ist, mit einem spezifizierten Bezugspotential während mindestens einem spezifizierten Funktionszustand der Speicherzelle zur Ableitung thermisch erzeugter Leckströme in dem Auswahltransistor (320).

11. Verfahren nach Anspruch 10, wobei der mindestens eine spezifizierte Funktionszustand einen Lesezustand umfasst.

12. Verfahren zur Herstellung einer programmierbaren Nur-Lese-Speicherzelle für einen elektrischen Löschvorgang, wobei das Verfahren umfasst (a) Bilden eines Speichertransistors (310) mit einem schwebenden Gate (318) auf einem SOI-Substrat (101), (b) Bilden eines Auswahltransistors (320) auf dem SOI- Substrat (101), (c) Bilden eines Kontakts (B) der von dem Draingebiet (321) und dem Sourcegebiet (322) des Auswahltransistors (320) isoliert und mit einem inneren aktiven Gebiet (123) des Auswahltransistors (320) verbunden ist.

13. Verfahren nach Anspruch 12, wobei das Bilden des Auswahltransistors (320) ein Bilden des Drämgebiets (321) mit einem Driftgebiet (327) und Bilden des Sourcegebiets (322) mit einem Driftgebiet (3) umfasst.

14. Verfahren nach einem der Ansprüche 12 bis 13, das ferner umfasst: Bilden eines Anschlusses, der mit einer zur Speicherzelle externen Potentialquelle verbindbar und mit dem Kontakt elektrisch verbunden ist.