DE102004011858A1 - EEPROM-Speicherzelle für hohe Temperaturen - Google Patents

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Abstract

Es wird eine EEPROM-Speicherzelle für den Einsatz bei hohen Temperaturen beschrieben, die mit der SOI-Technologie herzustellen ist. Normalerweise besteht eine EEPROM-Zelle für hohe Temperaturen aus drei MOS-Transistoren. Die neue EEPROM-Zelle besteht aus einem Speichertransistor mit Floating-Gate und einem neuartigen Hochvolttransistor mit frei belegbarem Body-Anschluss. Durch eine konstruktive Änderung im Aufbau des Hochvolttransistors kann auf einen dritten Transistor der Speicherzelle verzichtet werden, wodurch teuere Halbleiter-Scheibenflächen und Kosten eingespart werden.

Description

  • Die Erfindung betrifft eine EEPROM (electrically erasable programmable read only memory)-Speicherzelle für hohe Temperaturen, die mit MOS-Transistoren auf Basis der SOI-Technologie herstellbar ist. Die Zelle besteht aus einem Speichertransistor mit Floating-Gate und einem Hochvolttransitor als Auswahltransistor mit frei belegbarem Body-Anschluss und einer zusätzlichen Driftzone an seiner Source-Seite.
  • Bei Transistoren in SOI-Technologie ist das innere aktive Gebiet unterhalb des Polysilizium-Gates (Body) des Transistors nicht zwangsläufig kontaktiert. Es besteht aber die Möglichkeit, dieses Gebiet durch einen Seitenkontakt anzuschließen oder es frei schweben zu lassen. MOSFETs mit frei schwebendem Body-Potential werden als Floating-Body (FB)-Bauelemente bezeichnet, anderenfalls werden sie Body-Tied (BT)-Transistoren genannt. Lässt man das Body-Gebiet unbeschaltet kann bei hohen Drain-Spannungen Lawinengeneration an der Drain-Seite des Transistors auftreten. Durch diesen Effekt werden durch hochenergetische Kanalladungsträger Elektronen-Loch-Paare erzeugt. Die Ladungsträger mit gleicher Ladung wie die Kanaladungsträger fließen im Kanal zur Drain-Seite ab. Die andere Ladungsträgersorte verbleibt im aktiven Body-Gebiet und lädt dieses auf. Dieser Effekt führt zu einer Verschiebung der Schwellspannung zu kleineren Werten, wodurch ein höherer Ausgangsstrom fließt (Kink-Effekt). Dieser Effekt ist in den meisten Schaltungen unerwünscht, daher werden in erster Linie Body-Tied-Transistoren verwendet.
  • EEPROM-Speicherzellen bestehen gewöhnlich aus einem n-Kanal-Floating-Gate-Transistor und einem Hochvolt-Auswahltransistor. Beide Transistoren sind mit Body-Kontakten versehen, also Body-Tied-Transistoren. Zwischen den Drain des Speichertransistors und dem Floating-Gate befindet sich eine kleine Fläche mit dünnem Oxid, durch diese findet der Tunnelstromfluss statt. Sie wird auch als Injektorfenster (Injectorwindow) bezeichnet. der zugehörige Teil des Drain-Gebietes heißt entsprechend Injektor (Injector). Die Information wird in der Zelle in Form einer Schwellspannungsverschiebung gespeichert. Die Programmierung sowie das Löschen der Zelle funktionieren über Fowler-Nordheim-Tunneln. Beim Programmieren wird an das Select-Gate (SG) und Drain eine für das Auslösen von Tunnelströmen genügend große Tunnelspannung angelegt. Das Kontroll-Gate (CG) befindet sich auf Null Volt. Source wird unbeschaltet gelassen. Es entsteht ein hohes elektrisches Feld, das vom Injektor zum Floating-Gate gerichtet ist. Es fließen Elektronen durch Fowler-Nordheim-Tunneln vom Floating-Gate zum Injektor ab. Damit ist das Floating-Gate nach dem Programmieren positiv geladen. Diese Ladung bleibt auch nach dem Abschalten der Programmierspannung erhalten und bewirkt eine Verschiebung der Schwellspannung zu kleinen oder negativen Werten.
  • Beim Löschen der Zelle liegt an SG und CG die Programmierspannung an, Drain und Source liegen auf Masse. Das Feld ist nun vom Floating-Gate zum Injektor gerichtet und erzeugt einen Tunnelstrom, der Elektronen auf das Floating-Gate gelangen lässt. Es entsteht eine hohe Schwellspannung. Für das Auslesen liegt an CG eine konstante Lesespannung an, an SG und Drain liegen 5 Volt, Source liegt auf Masse. Die Zustände gelöscht und beschrieben können nun anhand des Stromflusses am Drain unterschieden werden.
  • Betreibt man eine EEPROM-Zelle bei hohen Temperaturen, so sorgt die üblicherweise auf das Source-Gebiet zeigende Leckstromquelle für eine Aufladung des inneren Knotens bis zum Drain-Potential. Das führt während der Programmierung zum Datenverlust in gelöschten deselektierten Zellen. Zum Floating -Gate dieser Zellen baut sich eine hohe Spannung auf, die eine unbeabsichtigte Programmierung der Zelle herbeiführt. Der herkömmliche Hochvolt-Transistor erfüllt hier nicht mehr seine Funktion als Auswahltransistor.
  • In bisher auf dem Markt verfügbaren, für Hochtemperaturanwendung geeigneten EEPROM-Speichern werden daher Speichertransistoren eingesetzt, die über einen zusätzlichen Transistor verfügen. Dieser verbindet den schwebenden Knoten einer deselektierten Zelle während der kritischen Vorgänge mit dem sicheren Massepotential.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, den Auswahltransistor als Bestandteil einer EEPROM-Zelle nach dem Oberbegriff des Anspruchs 1 so zu gestalten, dass er die Funktion des zusätzlichen Transistors übernehmen und dieser eingespart werden kann.
  • Gelöst wird die Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmalen.
  • Der Gegenstand des Anspruchs 1 weist die Vorteile auf, dass teure Halbleiter-Scheibenfläche eingespart wird.
  • Durch den erfindungsgemäßen Zellenaufbau erfolgt der Stromfluss der Leckstromquelle am schwebenden Knoten in umgekehrter Richtung, wodurch dieser auch ohne zusätzlichen Transistor auf einem für den Datenerhalt sicheren niedrigen Niveau gehalten wird. Bei hohen Temperaturen wird der Knoten durch den Leckstrom sogar auf Massepotential gezogen.
  • Der Verlauf der Spannung am inneren Knoten der Zelle ist in 5 für die erfindungsgemäße EEPROM-Zelle im Vergleich mit einer gewöhnlichen, nicht für hohe Temperaturen geeigneten Zelle dargestellt. Hieraus ist ersichtlich, dass sich bei der Standardzelle bei hohen Temperaturen eine Spannung identisch der Drainspannung aufbaut, während das bei der erfindungsgemäßen Zelle verhindert wird.
    •
  • Die Erfindung wird anhand der Figuren zusätzlich erläutert.
  • Es zeigen
  • 1 den Aufbau gewöhnlicher Transistoren in SOI-Technologie mit Body-Anschlüssen schematisch,
  • 2 das Schaltbild einer standardgemäßen EEPROM-Speicherzelle,
  • 3 das Schaltbild einer erfindungsgemäßen EEPROM-Speicherzelle mit verbessertem Auswahltransistor,
  • 4 das Ersatzschaltbild mit den parasitären Elementen des standardmäßigen Auswahltransistors im Vergleich zum erfindungsgemäßen Transistor und
  • 5 die Spannungsverläufe am schwebenden inneren Knoten der Speicherzellen in Abhängigkeit von der Temperatur für den standardmäßigen Auswahltransistor im Vergleich zum erfindungsgemäßen Transistor.
  • Die Figuren bedürfen keiner weiteren Erläuterung.
    • S
    Source
    D
    Drain
    CG
    Kontroll-Gate (Control-Gate)
    SG
    Auswahl-Gate (Select-Gate)
    T
    Transistor
    B
    Body
    Ileak
    Leckstrom
    1
    Floating-Gate
    2
    schwebender Knoten
    3
    Driftzone an der Source-Seite

Claims (1)

  1. EEPROM (electrically erasable programmable read only memory)-Speicherzelle für hohe Temperaturen, bestehend aus zwei MOS-Transistoren, einem Speichertransistor mit Floating-Gate und einem Hochvolttransistor als Auswahltransistor, hergestellt auf Basis der SOI-Technologie, dadurch gekennzeichnet, dass der Auswahltransistor zusätzlich zu dem Anschluss des inneren aktiven Gebiets unterhalb des Polysilizium-Gates auf der Drain-Seite mit einem Kontakt (Body-Kontakt) ein Driftgebiet auf der Source-Seite mit einem Anschluss besitzt, so dass parasitäre Dioden an den pn-Übergängen sowohl vom Drain zum Body als auch vom Source zum Body vorhanden sind.
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