JP2009537933A - レベルシフト・ワード線ドライバを伴うメモリ、およびその動作方法 - Google Patents

レベルシフト・ワード線ドライバを伴うメモリ、およびその動作方法 Download PDF

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Abstract

メモリ（１０２）は、ビットセルアレイ（１２０）とアドレス・デコード回路（１１６）を含む。ビットセルアレイ（１２０）は、複数のワード線を含む。アドレス・デコード回路（１１６）は、プレデコード値を与える出力を有する。アドレス・デコード回路（１１６）は、複数の第１厚さトランジスタを含む。第１厚さトランジスタは、第１ゲート酸化物厚さを有する。メモリ（１０２）は更に、ワード線ドライバ回路（１１８）を含む。ワード線ドライバ回路（１１８）は、アドレス・デコード回路（１１６）の出力に接続される入力と、複数の出力とを有する。各々の出力は、複数のワード線のうちの対応するワード線に接続される。ワード線ドライバ回路（１１８）は、複数の第２厚さトランジスタを含む。第２厚さトランジスタは、第１ゲート酸化物厚さよりも大きな第２ゲート酸化物厚さを有する。メモリの動作方法も提供される。

Description

本開示は一般的にメモリに関し、より詳細にはメモリへの電力供給に関する。
メモリは通常、ワード線ドライバを介してアクセスされるビットセルアレイとして実現される。ワード線ドライバは、メモリアクセスに付随する行アドレスのデコーディングに基づき起動される。データ信頼性と性能の理由から、多くの場合、ビットセルアレイとワード線ドライバを動作させる電圧は、メモリの周辺回路の場合よりも高い方が優位である。このデュアル電圧ドメイン技術は、次の点でも優位である。すなわちメモリの周辺回路を低電力モードに設定することによって、ビットセルアレイに対する電圧供給を乱すことなく漏れ電流を減らすことができ、そのため、ビットセルアレイが記憶データを保持できる。
デュアル電圧ドメインを用いる場合に通常は、周辺回路と、ワード線ドライバおよびビットセルアレイとの間で電圧レベルシフタを用いることが必要となる。
従来のレベルシフトを実現する際には通常、比較的大きな基板領域が必要となる。このためシフトを、メモリ・セル・ピッチが比較的小さいメモリ・トポロジにおいて用いることは、特に階層ワード線デコーディングを用いるメモリセル・トポロジにおいて用いることは難しかった。またこれらの従来のレベルシフトを実現することによって通常は、比較的遅い回路が実現される。しかし遅い回路は、周辺回路とワード線の間の臨界経路となり、メモリアクセスの性能を妨げてしまう。従って、複数の電圧ドメインメモリにおいて、電圧レベルシフトを行なうための改善された技術が存在すれば優位である。
同じ参照符号を異なる図面内で用いた場合、同様または同一の物品を示す。
本開示の一態様によれば、ワード線ドライバは、第１プレデコード値を受信する第１入力と、第２プレデコード値を受信する第２入力と、メモリのワード線に接続される出力とを有する。ワード線ドライバは、第１トランジスタと第２トランジスタを有する。第１トランジスタは、第１入力に接続されるゲート電極と、第２入力に接続される第１電流電極と、第１ノードに接続される第２電流電極とを有する。第２トランジスタは、第１電圧基準に接続されるゲート電極と、第２電圧基準に接続される第１電流電極と、第１ノードに接続される第２電流電極とを有する。ワード線ドライバは更に、第３トランジスタと第４トランジスタを有する。第３トランジスタは、第１ノードに接続されるゲート電極と、第３電圧基準に接続される第１電流電極と、第２ノードに接続される第２電流電極とを有する。第２ノードはメモリのワード線に接続される。第４トランジスタは、第１ノードに接続されるゲート電極と、第２ノードに接続される第１電流電極と、第１電圧基準に接続される第２電流電極とを有する。
本開示の別の態様によれば、メモリは、複数のグローバル・ワード線と、グローバル・ワード線ドライバ回路とを有する。グローバル・ワード線ドライバ回路は、複数の出力を有する。各々の出力は、複数のグローバル・ワード線のうちの対応するグローバル・ワード線に接続される。メモリは更に、アドレス・デコード回路とローカル・ビットセルアレイを備える。アドレス・デコード回路は、プレデコード値を与える出力を有する。ローカル・ビットセルアレイは、複数のローカル・ワード線を含む。メモリは更に、ローカル・ワード線ドライバ回路を含む。ローカル・ワード線ドライバ回路は、アドレス・デコード回路の出力に接続される第１入力と、複数のグローバル・ワード線のうちの対応するグローバル・ワード線に接続される第２入力と、複数の出力とを有する。各々の出力は、複数のローカル・ワード線のうちの対応するローカル・ワード線に接続される。ローカル・ワード線ドライバ回路は、複数の電圧レベルシフタを含む。各々の電圧レベルシフタは、ローカル・ビットセルアレイの対応するローカル・ワード線に付随する。グローバル・ワード線ドライバ回路とアドレス・デコード回路は、第１電圧ドメインにおいて動作可能である。ローカル・ビットセルアレイとローカル・ワード線ドライバ回路は、第１電圧ドメインとは異なる第２電圧ドメインにおいて動作可能である。
本開示の別の態様によれば、メモリの動作方法が提供される。メモリはアドレス・デコード回路、ワード線ドライバ回路、およびビットセルアレイを備える。アドレス・デコード回路は、第１電圧において動作可能である。ワード線ドライバ回路とビットセルアレイは、第２電圧において動作可能である。メモリの動作方法は、第１電圧をアドレス・デコード回路に与えることと、第２電圧をワード線ドライバ回路とビットセルアレイに与えることとを、アクティブ・モードにおいて行なうことを含む。また動作方法は、第３電圧をアドレス・デコード回路に与えることと、第４電圧をビットセルアレイに与えることとを、低電力モードにおいて行なうことを含む。アドレス・デコード回路は、第３電圧において実質的に動作不可能である。ビットセルアレイは、記憶したデータを第４電圧において保持するように動作可能である。
添付図面を参照することによって、本開示はより良好に理解され、またその多くの特徴と優位性が当業者に明らかになり得る。
図１〜図５は、電圧レベルシフト（以下、「レベルシフト」）を、複数の電圧レベルを有するメモリデバイスにおいて用いるための典型的な技術を例示する。少なくとも本実施形態によれば、メモリは、周辺回路、ビットセルアレイ、およびワード線ドライバを含む。ビットセルアレイとワード線ドライバは、第２電圧ドメインにおいて動作する。周辺回路は、たとえば第１電圧ドメインにおいて動作するアドレス・デコード回路である。周辺回路を低電力状態で停止させること、または低電力状態に設定することは、第１電圧ドメインに対する電圧を低減または遮断する一方、第２電圧ドメインにおける電圧をデータ保持目的で維持することによって可能である。第２電圧ドメインは、第１電圧ドメインに供給される電圧よりも大きな電圧で動作できる。そのため、ワード線ドライバによって、電圧レベルシフタ（以下、「レベルシフタ」）を実現し、第１電圧ドメインと第２電圧ドメインの間のインターフェーシングを容易にすることができる。本実施形態では、周辺回路のトランジスタである第１厚さトランジスタは、第１ゲート酸化物厚さを用いて実現される。ワード線ドライバ（レベルシフタを含む）のトランジスタや、ビットセルアレイのトランジスタである第２厚さトランジスタは、第１ゲート酸化物厚さよりも大きな第２ゲート酸化物厚さを用いて実現される。よって、周辺回路の第１厚さトランジスタは、ワード線ドライバやビットセルアレイの第２厚さトランジスタよりも、速くまた低い電圧において動作できる。またビットセルアレイの第２厚さトランジスタは、一層厚いゲート酸化物を用いる。その結果、第２電圧ドメインに高電圧が供給されても、第２厚さトランジスタ内での漏れ電流が減る。
図１に示すように、本開示の少なくとも本実施形態による典型的な処理システム１００を例示する。処理システム１００は、たとえばマイクロプロセッサまたはマイクロコントローラを含めることができる。また処理システム１００は、単一の集積回路デバイス（たとえばシステム・オン・チップ（ＳＯＣ）または特定用途向け集積回路（ＡＳＩＣ）など）として実現しても良い。代替的に、処理システム１００は、複数の別個の集積回路デバイスとして実現することもできる。
図示した例では、処理システム１００はメモリ１０２、ＣＰＵ（中央演算処理装置）１０４、１つまたは複数の周辺コンポーネント、第１電源１１２、および第２電源１１４を含む。メモリ１０２はたとえばランダム・アクセス・メモリ（ＲＡＭ）であり、２つの電圧ドメインを有する。周辺コンポーネントは、たとえば第１周辺部材１０６と第２周辺部材１０８である。第１周辺部材１０６と第２周辺部材１０８は、１または複数のバス１１０を介して接続される。第１電源１１２は、処理システム１００の第１電圧ドメイン用の第１電圧ＶＤＤ１を供給する。第１電圧ＶＤＤ１は、たとえばほぼ０．９ボルトである。第２電源１１４は、処理システム１００の第２電圧ドメイン用の第２電圧VＤＤ２を、処理システム１００がアクティブ・モードの場合に供給する。第２電圧VＤＤ２は、たとえばほぼ１．２ボルトである。本実施形態では、第１電源１１２と第２電源１１４は単一電源である。
メモリ１０２は、周辺回路たとえばアドレス・デコード回路１１６を含む。アドレス・デコード回路１１６は、第１電圧ドメインにおいて動作する。またメモリ１０２は、ワード線ドライバ回路１１８とビットセルアレイ１２０を含む。ワード線ドライバ回路１１８とビットセルアレイ１２０は、第２電圧ドメインにおいて動作する。本明細書において更に詳しく説明するように、第１電圧ドメインの動作電圧は、第２電圧ドメインの動作電圧とは異なる。たとえば第２電圧ドメインの動作電圧は、第１電圧ドメインの動作電圧よりも高い。従って、ワード線ドライバ回路１１８がレベルシフト回路を実現すると、第１電圧ドメインと第２電圧ドメインという２つの互いに異なる電圧間のインターフェーシングが容易になる。
メモリ１０２が２つ以上の電圧ドメインに渡って動作できるように、第１電圧ドメインのコンポーネントにおいて実現されるトランジスタ（たとえばアドレス・デコード回路１１６のトランジスタ）は、第１ゲート酸化物厚さを用いる第１厚さトランジスタである。第２電圧ドメインのコンポーネントにおいて実現されるトランジスタ（たとえばワード線ドライバ回路１１８とビットセルアレイ１２０のトランジスタ）は、第２ゲート酸化物厚さを用いる第２厚さトランジスタである。少なくとも本実施形態では、第２ゲート酸化物厚さは、第１ゲート酸化物厚さよりも大きい。たとえば第１ゲート酸化物厚さは、１４オングストローム未満とすることができる。第２ゲート酸化物厚さは、１９オングストローム未満とすることができる。ゲート酸化物材料の例は、二酸化ケイ素や、窒化ケイ素などを含めることができる。
当然のことながら、ゲート酸化物が厚い第２厚さトランジスタの最小動作電圧は、通常、ゲート酸化物が薄い第１厚さトランジスタの場合よりも大きい。逆に、ゲート酸化物が厚い第２厚さトランジスタの漏れ電流は、通常、ゲート酸化物が薄い第１厚さトランジスタの場合よりも小さい。従って本実施形態では、メモリ１０２がアクティブ・モードの間は、第２電圧ドメインに供給される動作電圧は、第１電圧ドメインの場合よりも高くされる（すなわちＶＤＤ２＞ＶＤＤ１）。その結果、周辺回路、ワード線ドライバ回路１１８、およびビットセルアレイ１２０それぞれのトランジスタは、すべて動作状態となる。低電圧モード（たとえばスリープ・モード）では、第２電圧ドメインに供給される電圧は、ビットセルアレイ１２０におけるデータ保持目的にとっては十分なものである。また周辺回路（たとえばアドレス・デコード回路１１６）のトランジスタを不動作状態に設定することは、第１電圧ドメインに供給する電圧を、周辺コンポーネントのトランジスタの閾値電圧よりも低くすることによってなされる（たとえばゼロ・ボルトを供給することによって）。その結果、電力の節約は、非アクティブ時間の間にメモリ１０２の周辺回路を効果的に停止させることによって可能である。一方、データは、ビットセルアレイ１２０内に維持される。代替的な実施形態では、第２電圧ドメインに供給される動作電圧は、第１電圧ドメインの場合よりも低い（すなわちＶＤＤ２＜ＶＤＤ１）。
幾つかの互いに異なる動作モードを実現するために、処理システム１００は、モード・コントローラ１２２を含む。モード・コントローラ１２２は、ＣＰＵ１０４から送られるモード選択信号１２４に応答して第１電源１１２と第２電源１１４を制御する。モード選択信号１２４を用いて、メモリ１０２はアクティブ・モードに入っていくのか低電圧モードに入っていくのか示すことができる。モード選択信号１２４がアクティブ・モードを示す場合、それに応答してモード・コントローラ１２２は、第１電源１１２にＶＤＤ１電圧を供給するように命令し、第２電源１１４にＶＤＤ２電圧を供給するように命令する。その結果、第１電圧ドメインの周辺回路と、第２電圧ドメインのワード線ドライバ回路１１８およびビットセルアレイ１２０とは、動作状態に維持される。モード選択信号１２４が低電圧モードを示す場合、それに応答してモード・コントローラ１２２は、第１電源１１２に、ＶＤＤ１よりも低くまた周辺回路のトランジスタの閾値電圧よりも低い電圧を供給する（たとえばゼロ・ボルトを供給する）ように命令し、第２電源１１４は引続きＶＤＤ２電圧を供給するように命令する。その結果、メモリ１０２の周辺回路は、効果的に無効にされる。一方、ビットセルアレイ１２０は、引続き記憶データを保持する。
図２は、本開示の少なくとも本実施形態による図１のメモリ１０２の典型的な具体化を例示する。メモリ１０２は、アドレス・デコード回路１１６を含む。アドレス・デコード回路１１６は、第１電圧ドメイン２０２において動作する。第１電圧ドメイン２０２は、アクティブ・モードの間に第１電圧（第１動作電圧）ＶＤＤ１を受取る。メモリ１０２に更に、ワード線ドライバ回路１１８（レベルシフト回路を含む）とビットセルアレイ１２０を含む。ワード線ドライバ回路１１８とビットセルアレイ１２０は、第２電圧ドメイン２０４において動作する。第２電圧ドメイン２０４は、アクティブ・モードの間に第２電圧VＤＤ２を受取る。
図示した具体化において、アドレス・デコード回路１１６は、ラッチ２０６を含む。ラッチ２０６は、行アドレス値２０８を受信する第１入力と、クロック信号２１０を受信する第２入力と、複数の出力とを有する。各々の出力は、行アドレス値２０８の対応するビット値のラッチした表現を、クロック信号２１０に応答して与える。説明を目的として、次のことを想定する。すなわち行アドレス値２０８は、６つのビット値（ビットＲＡ［０］〜ＲＡ［５］）である。従ってラッチ２０６は、ラッチした出力ビットＲＡ［０］〜ＲＡ［５］を与える。
アドレス・デコード回路１１６は更に、第１デコーダ２１２と第２デコーダ２１４を含む。第１デコーダ２１２は、ラッチした行アドレス値２０８のビット値の第１サブセットを受信する入力を有する。第２デコーダ２１４は、ラッチした行アドレス値２０８のビット値の第２サブセットを受信する入力を有する。第１サブセットと第２サブセットは、相互に排他的とすることもできるし、重なっていても良い。第１デコーダ２１２は、複数の出力を有する。各々の出力は、ビット値の第１サブセットに基づき、第１デコーダ２１２によって決定される第１プレデコード値（ＰｒｅｄＡ）の対応するビットを与える。第２デコーダ２１４は、複数の出力を有する。各々の出力は、ビット値の第２サブセットに基づき、第２デコーダ２１４によって決定される第２プレデコード値（ＰｒｅｄＢ）の対応するビットを与える。例示した例では、第１デコーダ２１２は、４対１６デコーダ（４から１６デコーダ）を含む。４対１６デコーダは、ラッチした行アドレス値２０８のビットＲＡ［０］〜ＲＡ［３］を受信する４つの入力と、ＰｒｅｄＡに対する１６ビット（すなわちＰｒｅｄＡ［０］〜ＰｒｅｄＡ［１５］）を与える１６の出力とを有する。更にこの例では、第２デコーダ２１４は、２対４デコーダ（２から４デコーダ）を含む。２対４デコーダは、ビットＲＡ［４］とＲＡ［５］を受信する２つの入力と、ＰｒｅｄＢに対する４ビット（すなわちＰｒｅｄＢ［０］〜ＰｒｅｄＢ［３］）を与える４つの出力とを有する。
図示した例では、ワード線ドライバ回路１１８は、第１組の入力と、第２組の入力を含む。第１組の入力は、第１デコーダ２１２の出力に接続されていて、ＰｒｅｄＡ［０］〜ＰｒｅｄＡ［１５］に対する対応するビット値を受信する。第２組の入力は、第２デコーダ２１４に接続されていて、ＰｒｅｄＢ［０］〜ＰｒｅｄＢ［３］に対する対応するビット値を受信する。ワード線ドライバ回路１１８は更に、複数の出力（ビットセルアレイ１２０のワード線に接続される）を含む。特定のワード線は、ワード線ドライバ回路１１８によって、任意の特定のアクセス・サイクルの間にアサートされ、ワード線ドライバ回路１１８において受信されたビットＰｒｅｄＡ［０］〜ＰｒｅｄＡ［１５］およびＰｒｅｄＢ［０］〜ＰｒｅｄＢ［３］の最終デコードに基づき決定される。例示した例において、ワード線ドライバ回路１１８は、ビットセルアレイ１２０の６４本のワード線（ＷＬ０〜ＷＬ６３）に接続される。
前述したように、アドレス・デコード回路１１６のトランジスタは、より薄いゲート酸化物を用いて実現されている。アドレス・デコード回路１１６は、ＶＤＤ１に対して、より低い電圧において動作できる。ワード線ドライバ回路１１８とビットセルアレイ１２０のトランジスタは、より厚いゲート酸化物を用いて実現されている。ワード線ドライバ回路１１８とビットセルアレイ１２０は、より高い電圧において動作でき、漏れ電流に対してそれほど敏感ではない。しかし、ワード線ドライバ回路１１８とビットセルアレイ１２０に与える第２電圧VＤＤ２を、アドレス・デコード回路１１６に与える第１電圧ＶＤＤ１よりも高くすることによって、異なるトランジスタ電圧と漏れ特性の利益を利用できる。よって、第１デコーダ２１２と第２デコーダ２１４それぞれの出力と、ワード線ＷＬ０〜ＷＬ６３の動作電圧との間に、電位差が存在する。従って、ワード線ドライバ回路１１８は、ワード線ＷＬ０〜ＷＬ６３のそれぞれに対するレベルシフタを実現する。図３と図４に示すように、ワード線ドライバ回路１１８の、対応するワード線に対するワード線ドライバの典型的な具体化について、詳しく例示する。
図３は、本開示の少なくとも本実施形態による、ビットセルアレイ１２０（図２）の対応するワード線（たとえばＷＬ０）を駆動するために用いられるワード線ドライバ３００の典型的な具体化を例示する。図示した例では、ワード線ドライバ３００は、第１トランジスタ３０２、第２トランジスタ３０４、第３トランジスタ３０６、および第４トランジスタ３０８を含む。第１トランジスタ３０２と第４トランジスタ３０８は、それぞれｎ−チャンネル・トランジスタであり、たとえばｎ−チャンネル電界効果トランジスタすなわちＮＦＥＴである。第２トランジスタ３０４と第３トランジスタ３０６は、それぞれｐ−チャンネル・トランジスタであり、たとえばｐ−チャンネル電界効果トランジスタすなわちＰＦＥＴである。前述したように、第１トランジスタ３０２〜第４トランジスタ３０８は、それぞれメモリ１０２（図２）の周辺回路のトランジスタたとえばアドレス・デコード回路１１６のゲート酸化物厚さと比較して、より大きなゲート酸化物厚さを用いて実現される。そのため、第１トランジスタ３０２〜第４トランジスタ３０８それぞれの動作電圧は、高くなる必要があるが、結果として漏れ電流は小さくなる。
第１トランジスタ３０２は、ＰｒｅｄＡの対応するビット値（たとえばＰｒｅｄＡ［０］）を受信するゲート電極と、ＰｒｅｄＢの対応するビット値（たとえばＰｒｅｄＢ［０］）を受信する第１電流電極と、第１ノード３１０に接続される第２電流電極とを含む。第２トランジスタ３０４は、電圧基準ＶＳＳ（または接地）に接続されるゲート電極と、第１ノード３１０に接続される第１電流電極と、第２ノード３１２に接続される第２電流電極とを含む。第２ノード３１２は、第２電圧ドメイン２０４から電圧（たとえばアクティブ・モードにおいて第２電圧VＤＤ２）を受取るように接続される。第３トランジスタ３０６は、第１ノード３１０に接続されるゲート電極と、第２ノード３１２に接続される第１電流電極と、第３ノード３１４に接続される第２電流電極とを含む。第３ノード３１４は、ビットセルアレイ１２０（図２）の対応するワード線（たとえばＷＬ０）に接続される。第４トランジスタ３０８は、第１ノード３１０に接続されるゲート電極と、第３ノード３１４に接続される第１電流電極と、電圧基準ＶＳＳ（たとえば接地）に接続される第２電流電極とを含む。
動作時、第３ノード３１４の出力電圧、従ってワード線ＷＬ０は、ＰｒｅｄＡ［０］とＰｒｅｄＢ［０］のビット値によって決まる。第１トランジスタ３０２は、ＰｒｅｄＡとＰｒｅｄＢの最終デコードとしての機能を果たす。すなわちワード線ドライバ３００に割当てられたＰｒｅｄＡとＰｒｅｄＢのそれぞれの対応するビットがアサートされると（例示した例ではＰｒｅｄＡ［０］とＰｒｅｄＢ［０］）、第１ノード３１０をより低い電位にする。そして第３ノード３１４を第２ノード３１２と実質的に同じ電位にすることによって、ワード線ＷＬ０のアサーションが行なわれる。そうではなくて、対応するビットのどちらかが非アサートされる場合、第１ノード３１０を第２電圧VＤＤ２に実質的に等しい電位にすることによって、第３ノード３１４を電圧基準ＶＳＳに実質的に等しい電位にし、その結果、ワード線ＷＬ０が非アサートされる。
例示したように、ワード線ドライバ３００によって、レベルシフトが実現される。すなわち入力信号たとえばＰｒｅｄＡ［０］とＰｒｅｄＢ［０］は、第１電圧ドメイン２０２（図２）の低い方の第１電圧ＶＤＤ１に基づく。しかし、ワード線ドライバ３００の出力が対応するワード線を駆動することは、第２電圧ドメイン２０４（図２）の高い方の第２電圧ＶＤＤ２に基づき行なわれる。比較的少ない数のトランジスタを用いて、ＰｒｅｄＡとＰｒｅｄＢ値の両方の最終デコーディングを実現し、また対応するワード線を駆動しているため、ワード線ドライバ３００を、ピッチが比較的小さいメモリにおいても用いることができる。
図４は、本開示の少なくとも本実施形態によるワード線ドライバ４００の代替的な具体化を例示する。ワード線ドライバ４００は、第１トランジスタ３０２〜第４トランジスタ３０８を含み、これらは以下の点を除いて、図３のワード線ドライバ３００について前述したように接続される。すなわち第２トランジスタ３０４の第２電流電極は、第３電圧ドメイン（第１電圧ＶＤＤ３を有する）に接続されている。ワード線ドライバ４００は、２つを超える電圧ドメイン間でシフトできる。そのため、低電力モードの間、第２電圧VＤＤ２を下げて、電圧基準ＶＳＳと実質的に同等な電位にすることができる。結果として、低電力モードの間、ワード線ドライバ４００における電流漏れが減る。
図５は、本開示の少なくとも本実施形態による、図１のメモリ１０２の別の典型的な具体化を例示する。図示した例では、メモリ１０２はラッチ５０２、グローバル・プレデコード回路５０４、グローバル・ワード線ドライバ回路５０６、ローカル・プレデコード回路５０８、複数のローカル・ワード線ドライバ回路、および複数のローカル・ビットセルアレイを含む。
ローカル・ワード線ドライバ回路はレベルシフト回路を含み、たとえば第１ローカル・ワード線ドライバ回路５１０、第２ローカル・ワード線ドライバ回路５１２、および第３ローカル・ワード線ドライバ回路５１４である。ローカル・ビットセルアレイは、たとえば第１ローカル・ビットセルアレイ５２０、第２ローカル・ビットセルアレイ５２２、および第３ローカル・ビットセルアレイ５２４である。ラッチ５０２、グローバル・プレデコード回路５０４、グローバル・ワード線ドライバ回路５０６、およびローカル・プレデコード回路５０８は、第１電圧ドメイン５３０において動作する（第１動作電圧ＶＤＤ１）。グローバル・ワード線ドライバ回路５０６は、グローバル書込線ドライバ回路である。
第１ローカル・ワード線ドライバ回路５１０〜第３ローカル・ワード線ドライバ回路５１４と、第１ローカル・ビットセルアレイ５２０〜第３ローカル・ビットセルアレイ５２４は、それぞれ第２電圧ドメイン５３２において動作する（第２動作電圧ＶＤＤ２）。
図示した具体化において、ラッチ５０２は、行アドレス値２０８を受信する第１入力と、クロック信号２１０を受信する第２入力と、複数の出力とを含む。各々の出力は、行アドレス値２０８の対応するビット値のラッチした表現を、クロック信号２１０に応答して与える。説明を目的として、次のことを想定する。すなわち行アドレス値２０８は、６つのビット値である。従ってラッチ５０２は、６つのラッチした出力ビットを与える。
グローバル・プレデコード回路５０４は、ラッチした行アドレス・ビットを受信する入力と、第１組のプレデコード・ビット値（たとえばＰｒｅｄＡ）を、ラッチした行アドレス・ビットに基づき与える出力とを含む。同様に、ローカル・プレデコード回路５０８は、ラッチした行アドレス・ビットを受信する入力と、第２組のプレデコード・ビット値（たとえばＰｒｅｄＢ）を、ラッチした行アドレス・ビットに基づき与える出力とを含む。
グローバル・ワード線ドライバ回路５０６は、グローバル・プレデコード回路５０４の出力に接続されていて第１組のプレデコード・ビット値を受信する入力を含む。グローバル・ワード線ドライバ回路５０６は更に、複数の出力を含む。各々の出力は、対応するグローバル・ワード線（たとえば第１グローバル・ワード線５４０、第２グローバル・ワード線５４２、および第３グローバル・ワード線５４４）に接続される。特定のグローバル・ワード線が、グローバル・ワード線ドライバ回路５０６によって任意の特定のアクセス・サイクルの間にアサートされることは、グローバル・ワード線ドライバ回路５０６において受信された第１組のプレデコード・ビットの値に基づき行なわれる。例示した例において、グローバル・ワード線ドライバ回路５０６は、Ｎ個のグローバル・ワード線（ＧＷＬ［０］〜ＧＷＬ［Ｎ−１］）に接続される。
各々のローカル・ワード線ドライバ回路（５１０〜５１４）は、対応するグローバル・ワード線に接続される第１入力と、ローカル・プレデコード回路５０８に接続されて第２組のプレデコード・ビットを受信する第２入力とを含む。各々のローカル・ワード線ドライバ回路（５１０〜５１４）は更に、複数の出力を含む。各々の出力は、対応するローカル・ビットセルアレイ（５２０〜５２４）の対応するローカル・ワード線に接続される。特定のローカル・ワード線は、ローカル・ワード線ドライバ回路（５１０〜５１４）によって任意の特定のアクセス・サイクルの間にアサートされ、第２組のプレデコード・ビットの値に基づき、更にどのグローバル・ワード線がグローバル・ワード線ドライバ回路５０６によってアサートされるかに基づく。例示を目的として、第１ローカル・ワード線ドライバ回路５１０は、ＧＷＬ［０］に接続される入力と、第１ローカル・ビットセルアレイ５２０のＮ個のローカル・ワード線（ＬＷＬ［０］〜ＬＷＬ［Ｎ−１］）に接続される複数の出力とを含む。第２ローカル・ワード線ドライバ回路５１２は、ＧＷＬ［１］に接続される入力と、第２ローカル・ビットセルアレイ５２２のＮ個のローカル・ワード線（ＬＷＬ［０］〜ＬＷＬ［Ｎ−１］）に接続される複数の出力とを含む。第３ローカル・ワード線ドライバ回路５１４は、ＧＷＬ［Ｎ−１］に接続される入力と、第３ローカル・ビットセルアレイ５２４のＮ個のローカル・ワード線（ＬＷＬ［０］〜ＬＷＬ［Ｎ−１］）に接続される複数の出力とを含む。
前述したように、ラッチ５０２、グローバル・プレデコード回路５０４、グローバル・ワード線ドライバ回路（グローバル書込線ドライバ回路）５０６、およびローカル・プレデコード回路５０８は、ローカル・ワード線ドライバ回路（５１０〜５１４）やローカル・ビットセルアレイ（５２０〜５２４）の場合とは異なる電圧ドメインにおいて動作する。従って、第１電圧ドメイン５３０において動作する回路のトランジスタは、より薄いゲート酸化物を用いて実現されている。第１電圧ドメイン５３０の回路は、ＶＤＤ１に対してより低い電圧において動作できるようになっている。これに対して、第２電圧ドメイン５３２において動作する回路のトランジスタは、より厚いゲート酸化物を用いて実現されている。第２電圧ドメイン５３２の回路は、より高い電圧において動作でき、漏れ電流に対してそれほど敏感ではない。しかしローカル・ワード線ドライバ回路（５１０〜５１４）とローカル・ビットセルアレイ（５２０〜５２４）に与えられる第２電圧VＤＤ２を、周辺回路に与える第１電圧ＶＤＤ１よりも大きくすることによって、異なるトランジスタ電圧と漏れ特性の利益が利用できる。よって、電位差は、ローカル・プレデコード回路５０８とグローバル・ワード線の出力の電圧レベルと、ローカル・ワード線ドライバ回路（５１０〜５１４）がローカル・ワード線上に駆動する電圧レベルとの間に存在する。従って、ローカル・ワード線ドライバ回路（５１０〜５１４）は、ローカル・ワード線ＬＷＬ［０］〜ＬＷＬ［Ｎ−１］のそれぞれに対するレベルシフタを実現する。
図３と図４に示すように、ワード線ドライバ回路の、対応するワード線に対するワード線ドライバの典型的な具体化について、詳しく例示する。これらの具体化において、対応するグローバル・ワード線からの入力値は、第１トランジスタ３０２のゲート電極または第１電流電極（図３と図４）のどちらかに対する入力として機能できる。一方、ローカル・プレデコード回路５０８からの対応するプレデコード・ビット値は、第１トランジスタ３０２のゲート電極または第１電流電極の他方に対する入力として機能する。
当然のことながら、ローカル・ワード線ドライバを用いることによって、ビットセルのアレイがブロックに分割される。よって、グローバル・ワード線に沿って配置されるセルの何分の１かのみが選択される。より少ない数のセルを選択できるようにすることによって、メモリ消費電力が小さくなる。更に、グローバル・ワード線ドライバをＶＤＤ１のドメインにおいて実現することは、ゲート酸化物が薄いトランジスタ厚さを用いて可能である。よって、トランジスタの速度が増加し、動作電圧を下げることができる。その結果、メモリの速度と消費電力が改善される。
本開示の他の実施形態、使用方法、および優位性は、明細書を検討することと本明細書で開示された開示を実施することによって、当業者には明らかとなる。例示を目的として、典型的な電圧とゲート酸化物厚さについて本明細書では説明してきたが、これらの値は単に典型である。代替的な実施形態では、任意の数の電圧ドメイン、任意の数の異なる電圧レベル、および任意の数の異なるゲート厚さを用いても良い。明細書と図面は単に典型であると考えるべきであり、従って本開示の範囲は、添付の請求項とその均等物のみによって限定されることが意図される。
本開示の少なくとも本実施形態による複数電圧ドメインメモリを用いた典型的な、処理システムのブロック図。 図１の複数の電圧ドメインメモリのブロック図。 図２の電圧レベルシフトを実現する、ワード線ドライバの回路図。 図３とは別の、ワード線ドライバの回路図。 図１とは別の、複数の電圧ドメインメモリのブロック図。

Claims (20)

  1. ワード線ドライバを備える回路デバイスであって、
    前記ワード線ドライバは、第１プレデコード値を受信する第１入力と、第２プレデコード値を受信する第２入力と、メモリのワード線に接続される出力とを有し、
    前記ワード線ドライバは第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタを含み、
    前記第１トランジスタは、前記第１入力に接続されるゲート電極と、前記第２入力に接続される第１電流電極と、第１ノードに接続される第２電流電極とを有し、
    前記第２トランジスタは、前記第１電圧基準に接続されるゲート電極と、前記第２電圧基準に接続される第１電流電極と、前記第１ノードに接続される第２電流電極とを有し、
    前記第３トランジスタは、前記第１ノードに接続されるゲート電極と、第３電圧基準に接続される第１電流電極と、第２ノードに接続される第２電流電極とを有し、
    前記第４トランジスタは、前記第１ノードに接続されるゲート電極と、前記第２ノードに接続される第１電流電極と、前記第１電圧基準に接続される第２電流電極とを有し、
    前記第２ノードは前記ワード線に接続される、回路デバイス。
  2. 前記第１トランジスタと前記第４トランジスタは、それぞれｎ−チャンネル・トランジスタを含む、請求項１記載の回路デバイス。
  3. 前記第２トランジスタと前記第３トランジスタは、それぞれｐ−チャンネル・トランジスタを含む、請求項２記載の回路デバイス。
  4. 前記回路デバイスは更にアドレス・デコード回路を含み、
    前記アドレス・デコード回路は第1出力と第2出力を含み、
    前記第１出力は、前記ワード線ドライバの前記第１入力に接続され、前記第１出力は第１プレデコード値を与え、
    前記第２出力は、前記ワード線ドライバの前記第２入力に接続され、前記第２出力は第２プレデコード値を与える、請求項１記載の回路デバイス。
  5. アドレス・デコード回路は、第１ゲート酸化物厚さを有する第１厚さトランジスタを含み、
    第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタは、それぞれ前記第１ゲート酸化物厚さよりも大きな第２ゲート酸化物厚さを有する、請求項４記載の回路デバイス。
  6. 前記アドレス・デコード回路は第１電圧において動作可能であり、
    前記ワード線ドライバは、前記第１電圧よりも大きな第２電圧において動作可能である、請求項５記載の回路デバイス。
  7. 前記第１電圧はほぼ０．９ボルトであり、
    前記第２電圧はほぼ１．２ボルトである、請求項６記載の回路デバイス。
  8. 前記第２電圧基準は第３電圧基準に実質的に等しい、請求項１記載の回路デバイス。
  9. 複数のグローバル・ワード線、グローバル・ワード線ドライバ回路、アドレス・デコード回路、ローカル・ビットセルアレイ、およびローカル・ワード線ドライバ回路を備えるメモリであって、
    前記グローバル・ワード線ドライバ回路は複数の出力を有し、各々の出力は複数のグローバル・ワード線のうちの対応するグローバル・ワード線に接続され、
    前記アドレス・デコード回路は、プレデコード値を与える出力を有し、
    前記ローカル・ビットセルアレイは、複数のローカル・ワード線を備え、
    前記ローカル・ワード線ドライバ回路は、前記アドレス・デコード回路の前記出力に接続される第１入力と、複数の前記グローバル・ワード線のうちの対応するグローバル・ワード線に接続される第２入力と、複数の前記ローカル・ワード線のうちの対応するローカル・ワード線にそれぞれ接続される複数の出力とを有し、
    前記ローカル・ワード線ドライバ回路は、複数の電圧レベルシフタを備え、各々の前記電圧レベルシフタは、前記ローカル・ビットセルアレイの対応する前記ローカル・ワード線に付随し、
    前記グローバル・ワード線ドライバ回路と前記アドレス・デコード回路は、それぞれ第１電圧ドメインにおいて動作可能であり、
    前記ローカル・ビットセルアレイと前記ローカル・ワード線ドライバ回路は、それぞれ第１電圧ドメインとは異なる第２電圧ドメインにおいて動作可能である、メモリ。
  10. 前記ローカル・ワード線ドライバ回路の各々の電圧レベルシフタは、第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタを含み、
    前記第１トランジスタはゲート電極、第１電流電極、および第２電流電極を有し、前記ゲート電極は、プレデコード値の対応するビット値と、対応するグローバル・ワード線における値とのうちの一方を受信するように接続され、前記第１電流電極は、プレデコード値の対応するビット値と、対応するグローバル・ワード線における値とのうちの他方を受信するように接続され、前記第２電流電極は前記第１ノードに接続され、
    前記第２トランジスタは、第１電圧基準に接続されるゲート電極と、第２電圧基準に接続される第１電流電極と、前記第１ノードに接続される第２電流電極とを有し、
    前記第３トランジスタは、前記第１ノードに接続されるゲート電極と、第３電圧基準に接続される第１電流電極と、第２ノードに接続される第２電流電極とを有し、
    前記第４トランジスタは、前記第１ノードに接続されるゲート電極と、前記第２ノードに接続される第１電流電極と、前記第１電圧基準に接続される第２電流電極とを有し、
    前記第２ノードは、対応するローカル・ワード線に接続される、請求項９記載のメモリ。
  11. 前記第２電圧基準は前記第３電圧基準に実質的に等しい、請求項１０記載のメモリ。
  12. 前記グローバル・ワード線ドライバ回路と前記アドレス・デコード回路は、それぞれ第１ゲート酸化物厚さを有する第１厚さトランジスタを備え、
    前記ローカル・ビットセルアレイと前記ローカル・ワード線ドライバ回路は、それぞれ第１ゲート酸化物厚さとは異なる第２ゲート酸化物厚さを有する第２厚さトランジスタを備える、請求項１０記載のメモリ。
  13. 前記第１ゲート酸化物厚さは１４オングストロームよりも小さく、
    前記第２ゲート酸化物厚さは１９オングストロームよりも小さい、請求項１２記載のメモリ。
  14. メモリの動作方法であって、前記メモリはアドレス・デコード回路、ワード線ドライバ回路、およびビットセルアレイを備え、
    前記アドレス・デコード回路は第１電圧において動作可能であり、
    前記ワード線ドライバ回路と前記ビットセルアレイは、それぞれ第２電圧において動作可能であり、
    前記動作方法は、
    アクティブ・モードにおいて、前記第１電圧を前記アドレス・デコード回路に与え、且つ前記第２電圧を前記ワード線ドライバ回路と前記ビットセルアレイに与えることと；
    低電力モードにおいて、第３電圧を前記アドレス・デコード回路に与え、第４電圧を前記ビットセルアレイに与え、且つ第５電圧を前記低電力モードにおける前記ワード線ドライバ回路に与えることと
    を含み、
    前記アドレス・デコード回路は、前記第３電圧において実質的に動作不可能であり、
    前記ビットセルアレイは、記憶したデータを前記第４電圧において保持するように動作可能である、動作方法。
  15. 前記第３電圧は実質的にゼロである、請求項１４記載の動作方法。
  16. 前記第４電圧は前記第２電圧に実質的に等しい、請求項１４記載の動作方法。
  17. 前記第２電圧をワード線ドライバ回路に与えることは、
    前記第２電圧を、複数の出力を含むワード線ドライバ回路に与えることを含み、各々の前記出力は前記ビットセルアレイの対応するワード線に接続され、
    前記動作方法は更に、
    複数の前記出力のうちの或る出力に対して、前記アドレス・デコード回路の出力に基づきアサートした値であるアサート値を決定することであって、前記アサート値は前記第１電圧を有することと；
    前記アサート値を前記第１電圧から前記第２電圧に電圧レベルシフトすることと
    を含む、請求項１４記載の動作方法。
  18. 第１電圧をアドレス・デコード回路に与えることは、前記第１電圧を前記アドレス・デコード回路に与えることを含み、前記アドレス・デコード回路は複数の第１厚さトランジスタを備え、前記第１厚さトランジスタは第１ゲート酸化物厚さを有し、
    前記ワード線ドライバ回路と前記ビットセルアレイは、複数の第２厚さトランジスタを備え、
    前記第２厚さトランジスタは、前記第１ゲート酸化物厚さよりも大きな第２ゲート酸化物厚さを有する、請求項１４記載の動作方法。
  19. 前記第２電圧を前記ワード線ドライバ回路と前記ビットセルアレイに与えることは、前記第２電圧を前記ワード線ドライバ回路の電圧レベルシフタに与えることを含み、
    前記電圧レベルシフタは第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタを有し、
    前記第１トランジスタは、第１プレデコード値の対応するビット値を受信するように接続されるゲート電極と、第２プレデコード値の対応するビット値を受信するように接続される第１電流電極と、前記電圧レベルシフタの第１ノードに接続される第２電流電極とを有し、
    前記第２トランジスタは、第２電圧を受信するゲート電極と、第６電圧を受信するように接続される第１電流電極と、前記第１ノードに接続される第２電流電極とを有し、
    前記第３トランジスタは、前記第１ノードに接続されるゲート電極と、前記第２電圧を受信する第１電流電極と、前記電圧レベルシフタの第２ノードに接続される第２電流電極とを有し、
    前記第４トランジスタは、前記第１ノードに接続されるゲート電極と、前記第２ノードに接続される第１電流電極と、前記第２電圧を受信する第２電流電極とを有し、前記第２ノードは、前記ビットセルアレイの対応するワード線に接続され、
    前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および前記第４トランジスタは、それぞれ第２ゲート酸化物厚さを有する、請求項１８記載の動作方法。
  20. 前記第４電圧は前記第５電圧に実質的に等しい、請求項１４記載の動作方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644224B1 (ko) * 2005-12-06 2006-11-10 삼성전자주식회사 누설전류를 감소시키는 레벨 쉬프트 및 이를 포함하는불휘발성 반도체 메모리 장치의 블락 드라이버
JP2008010082A (ja) * 2006-06-29 2008-01-17 Nec Electronics Corp 不揮発性半導体記憶装置及びワード線駆動方法
US7876612B2 (en) * 2008-10-08 2011-01-25 Nanya Technology Corp. Method for reducing leakage current of a memory and related device
US7940580B2 (en) * 2008-12-19 2011-05-10 Advanced Micro Devices, Inc. Voltage shifting word-line driver and method therefor
US8358540B2 (en) * 2010-01-13 2013-01-22 Micron Technology, Inc. Access line dependent biasing schemes
CN102194517B (zh) * 2010-03-08 2015-05-20 上海华虹宏力半导体制造有限公司 具有输入电压转换单元的存储器
US9411391B2 (en) * 2014-02-07 2016-08-09 Apple Inc. Multistage low leakage address decoder using multiple power modes
KR102155611B1 (ko) * 2014-02-28 2020-09-14 에스케이하이닉스 주식회사 데이터 저장 장치
KR101910439B1 (ko) * 2014-03-03 2018-12-05 인텔 코포레이션 고 전압 허용 워드-라인 구동기
US9922702B1 (en) * 2017-01-03 2018-03-20 Intel Corporation Apparatus for improving read stability
US9881669B1 (en) 2017-03-01 2018-01-30 Globalfoundries Inc. Wordline driver with integrated voltage level shift function
US10388355B1 (en) 2017-12-08 2019-08-20 Rambus Inc. Dual-domain memory
CN110277125B (zh) * 2019-06-28 2020-07-28 长江存储科技有限责任公司 一种存储单元阵列外围电路及存储器件
TWI723944B (zh) 2020-09-21 2021-04-01 崛智科技有限公司 記憶體裝置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0489694A (ja) * 1990-07-25 1992-03-23 Hitachi Ltd 半導体集積回路
JPH0973783A (ja) * 1995-09-07 1997-03-18 Fujitsu Ltd 半導体記憶装置
JP2000036193A (ja) * 1998-07-17 2000-02-02 Hitachi Ltd 半導体集積回路装置
JP2001110184A (ja) * 1999-10-14 2001-04-20 Hitachi Ltd 半導体装置
JP2002150770A (ja) * 2000-08-31 2002-05-24 Nec Corp 半導体記憶装置およびそのリフレッシュ方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
TW318932B (ja) * 1995-12-28 1997-11-01 Hitachi Ltd
TW435007B (en) * 1996-04-08 2001-05-16 Hitachi Ltd Semiconductor integrated circuit device
JP4017248B2 (ja) * 1998-04-10 2007-12-05 株式会社日立製作所 半導体装置
US6009023A (en) * 1998-05-26 1999-12-28 Etron Technology, Inc. High performance DRAM structure employing multiple thickness gate oxide
KR100283907B1 (ko) * 1998-12-09 2001-03-02 김영환 서브워드라인 구동회로를 구비한 반도체 메모리
JP3296319B2 (ja) * 1999-03-02 2002-06-24 日本電気株式会社 ワード線駆動回路及び半導体記憶装置
KR100311041B1 (ko) * 1999-05-07 2001-11-02 윤종용 대기 상태시 누설전류가 발생되지 않는 로우 디코더들 및 칼럼디코더들을 갖는 반도체 메모리장치
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
US7064984B2 (en) * 2002-01-16 2006-06-20 Micron Technology, Inc. Circuit and method for reducing leakage current in a row driver circuit in a flash memory during a standby mode of operation
US7205218B2 (en) * 2002-06-05 2007-04-17 Micron Technology, Inc. Method including forming gate dielectrics having multiple lanthanide oxide layers
US20040104756A1 (en) * 2002-12-03 2004-06-03 Payne James E. Voltage level shifter circuit having high speed and low switching power
TWI221059B (en) * 2003-10-21 2004-09-11 Novatek Microelectronics Corp Voltage level shifter
US6925025B2 (en) * 2003-11-05 2005-08-02 Texas Instruments Incorporated SRAM device and a method of powering-down the same
US7242626B2 (en) * 2005-05-06 2007-07-10 Freescale Semiconductor, Inc. Method and apparatus for low voltage write in a static random access memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0489694A (ja) * 1990-07-25 1992-03-23 Hitachi Ltd 半導体集積回路
JPH0973783A (ja) * 1995-09-07 1997-03-18 Fujitsu Ltd 半導体記憶装置
JP2000036193A (ja) * 1998-07-17 2000-02-02 Hitachi Ltd 半導体集積回路装置
JP2001110184A (ja) * 1999-10-14 2001-04-20 Hitachi Ltd 半導体装置
JP2002150770A (ja) * 2000-08-31 2002-05-24 Nec Corp 半導体記憶装置およびそのリフレッシュ方法

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