JPH0489694A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0489694A JPH0489694A JP2196859A JP19685990A JPH0489694A JP H0489694 A JPH0489694 A JP H0489694A JP 2196859 A JP2196859 A JP 2196859A JP 19685990 A JP19685990 A JP 19685990A JP H0489694 A JPH0489694 A JP H0489694A
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- circuit
- channel mos
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- 230000007257 malfunction Effects 0.000 abstract description 8
- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
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- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、多入力論理回路、さらには選択回路に適用し
て有効な技術に関するもので、例えば半導体記憶装置の
サブワード線を選択駆動するアドレスデコーダに利用し
て有効な技術に関するものである。
て有効な技術に関するもので、例えば半導体記憶装置の
サブワード線を選択駆動するアドレスデコーダに利用し
て有効な技術に関するものである。
［従来の技術］
例えば、メモリーマットが複数マットに分割形成された
大容量のＣＭＯ３型Ｏ３ＡＭでは、第３図にその一部を
取り出して示すように、各マット内のサブワード線ＳＷ
をＸ選択信号ｘＳとマット選択信号ＭＳとメインワード
線信号ＭＷの論理積によって選択駆動するために、直列
に縦積接続された複数のｎチャンネルＭＯ３ｈランジス
タＮｌ。
大容量のＣＭＯ３型Ｏ３ＡＭでは、第３図にその一部を
取り出して示すように、各マット内のサブワード線ＳＷ
をＸ選択信号ｘＳとマット選択信号ＭＳとメインワード
線信号ＭＷの論理積によって選択駆動するために、直列
に縦積接続された複数のｎチャンネルＭＯ３ｈランジス
タＮｌ。
Ｎ２．Ｎ３の最上段（Ｎ１）を共通のプルアップ回路を
なすｐチャンネルＭＯＳトランジスタＰＩに接続するこ
とによって形成される多入力論理回路１と、ｐチャンネ
ルＭＯＳトランジスタレ４とｎチャンネルＭＯＳトラン
ジスタＮ４とによるＣＭＯＳインバータ２とが使用され
ていた。
なすｐチャンネルＭＯＳトランジスタＰＩに接続するこ
とによって形成される多入力論理回路１と、ｐチャンネ
ルＭＯＳトランジスタレ４とｎチャンネルＭＯＳトラン
ジスタＮ４とによるＣＭＯＳインバータ２とが使用され
ていた。
この場合、サブワード線ＳＷは、図では１つしか示して
いないが、Ｘ方向に多数布線され、そのいずれか１つだ
けがＨ（高レベル）に駆動され、他はＬ（低レベル）に
保たれるようになっている。
いないが、Ｘ方向に多数布線され、そのいずれか１つだ
けがＨ（高レベル）に駆動され、他はＬ（低レベル）に
保たれるようになっている。
これにより、いずれか１つの行のメモリーセルだけを選
択してデータの読出／書込を行なうことができるように
なっている（例えば、特開昭６０６１９９６号公報［ア
ドレスデコーダ回路］参照）。
択してデータの読出／書込を行なうことができるように
なっている（例えば、特開昭６０６１９９６号公報［ア
ドレスデコーダ回路］参照）。
なお、ＶｃｃはＨレベル基準となる第１の電源電位、Ｖ
ｅｅはＬレベル基準となる第２の電源電位、Ｖｃｓはｐ
チャンネルＭＯ３）ランジスタＰ１をプルアップ回路１
１として動作させるためのゲート制御電圧である。
ｅｅはＬレベル基準となる第２の電源電位、Ｖｃｓはｐ
チャンネルＭＯ３）ランジスタＰ１をプルアップ回路１
１として動作させるためのゲート制御電圧である。
［発明が解決しようとする課題］
しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。
ることが本発明者らによってあきらかとされた。
すなわち、第３図に示した従来の多入力論理回路１では
、１つのプルアップ回路１１に複数のｎチャンネルＭＯ
ＳトランジスタＮｌ、Ｎ２．Ｎ３が直列に縦積接続され
て接続されているため、論理出力ＡをＬからＨに立ち上
げる際のプルアップ回路１１の負荷が重くなっている。
、１つのプルアップ回路１１に複数のｎチャンネルＭＯ
ＳトランジスタＮｌ、Ｎ２．Ｎ３が直列に縦積接続され
て接続されているため、論理出力ＡをＬからＨに立ち上
げる際のプルアップ回路１１の負荷が重くなっている。
とくに、最下段のｎチャンネルＭＯＳトランジスタＮ３
をオンからオフに切り換えることによって論理出力Ａを
ＬからＨに立ち上げる場合に、プルアップ回路１１のｐ
チャンネルＭＯＳトランジスタＰＩは、その最下段のＭ
ＯＳトランジスタＮ３だけでなく、中間段のＭＯＳトラ
ンジスタＮｌ、Ｎ２も一緒にＨにプリチャージしなけれ
ばらなくなる。これによって、第４図（Ａ）に示すよう
に、」１記多入力論理回路１の論理出力Ａの立ち」二が
りが立ち下がりに比べて鈍くなってしまう。
をオンからオフに切り換えることによって論理出力Ａを
ＬからＨに立ち上げる場合に、プルアップ回路１１のｐ
チャンネルＭＯＳトランジスタＰＩは、その最下段のＭ
ＯＳトランジスタＮ３だけでなく、中間段のＭＯＳトラ
ンジスタＮｌ、Ｎ２も一緒にＨにプリチャージしなけれ
ばらなくなる。これによって、第４図（Ａ）に示すよう
に、」１記多入力論理回路１の論理出力Ａの立ち」二が
りが立ち下がりに比べて鈍くなってしまう。
したがって、第３図に示したサブワード線選択回路では
、第４図（Ｂ）に示すように、２つのサブワード線ＳＷ
Ｉ、ＳＷ２を交互に切換選択するような場合に、一方の
サブワード線ＳＷＩ （または５Ｗ２）のレベルが非
選択レベルに確実に立ち下がる前に、他方のサブワード
線５ＷＩ（または５Ｗ２）のレベルが半選択レベルに立
ち上がってしまうようになる。これによって、２つのサ
ブワ−ド線ＳＷＩ、ＳＷ２が同時に選択される二重選択
が生じやすくなる。この二重選択が生じると、記憶デー
タの誤書込あるいは後読出が生じる。
、第４図（Ｂ）に示すように、２つのサブワード線ＳＷ
Ｉ、ＳＷ２を交互に切換選択するような場合に、一方の
サブワード線ＳＷＩ （または５Ｗ２）のレベルが非
選択レベルに確実に立ち下がる前に、他方のサブワード
線５ＷＩ（または５Ｗ２）のレベルが半選択レベルに立
ち上がってしまうようになる。これによって、２つのサ
ブワ−ド線ＳＷＩ、ＳＷ２が同時に選択される二重選択
が生じやすくなる。この二重選択が生じると、記憶デー
タの誤書込あるいは後読出が生じる。
以上のように、上述した従来の多入力論理回路では、そ
の論理出力の立ち上がりと立ち下がりの特性の均衡が欠
けていた。このため、例えば半導体記憶装置などにおい
て二重選択などの誤動作を生じさせやすくさせていた。
の論理出力の立ち上がりと立ち下がりの特性の均衡が欠
けていた。このため、例えば半導体記憶装置などにおい
て二重選択などの誤動作を生じさせやすくさせていた。
本発明の目的は、例えばワード線選択回路などにおいて
誤動作の原因となる論理出力の立ち上がり／立ち下がり
の特性の不均衡を是正し、二重選択などの誤動作を生じ
にくくさせるという技術を提供することにある。
誤動作の原因となる論理出力の立ち上がり／立ち下がり
の特性の不均衡を是正し、二重選択などの誤動作を生じ
にくくさせるという技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、直列に縦積接続された複数のＭＯ８トランジ
スタの最」二段を共通のプルアップ回路に接続すること
によって形成される多入力論理回路にあって、下段側の
ＭＯＳトランジスタを個別にプルアップ駆動するＭＯＳ
トランジスタを設けるというものである。
スタの最」二段を共通のプルアップ回路に接続すること
によって形成される多入力論理回路にあって、下段側の
ＭＯＳトランジスタを個別にプルアップ駆動するＭＯＳ
トランジスタを設けるというものである。
［作用］
上記した手段によれば、論理出力をＬからＨに立ち上げ
る際のプルアップ回路の負荷を軽くすることができる。
る際のプルアップ回路の負荷を軽くすることができる。
これにより、例えばワード線選択回路などにおいて誤動
作の原因となる論理出力の立ち上がり／立ち下がりの特
性の不均衡を是正し、二重選択などの誤動作を生じにく
くさせるという目的が達成される。
作の原因となる論理出力の立ち上がり／立ち下がりの特
性の不均衡を是正し、二重選択などの誤動作を生じにく
くさせるという目的が達成される。
［実施例コ
以下、本発明の好適な実施例を図面に基づいて説明する
。
。
なお、各図中、同一符号は同一あるいは相当部分を示す
。
。
第１図は本発明の技術が適用されたサブワード線選択回
路の要部における一実施例を示したものであって、■は
Ｘ選択信号ＸＳとマット選択信号ＭＳとメインワード線
信号ＭＷの不定論理積を出力する多入力論理回路、２は
この多入力論理回路１の論理出力Ａを論理反転してサブ
ワード線ＳＷに与えるＣＭＯＳインバータである。
路の要部における一実施例を示したものであって、■は
Ｘ選択信号ＸＳとマット選択信号ＭＳとメインワード線
信号ＭＷの不定論理積を出力する多入力論理回路、２は
この多入力論理回路１の論理出力Ａを論理反転してサブ
ワード線ＳＷに与えるＣＭＯＳインバータである。
多入力論理回路１は、直列に縦積接続された複数のｎチ
ャンネルＭＯＳトランジスタＮｌ、Ｎ２゜Ｎ３の最上段
に共通のプルアップ回路１１を接続することによって形
成され、第１の電源電位ＶｃＣと第２の電源電位Ｖｅｅ
の間で動作する。プルアップ回路１１は、ｐチャンネル
ＭＯＳトランジスタＰ１に一定のゲート制御電圧Ｖｃｓ
を与えることによって形成される。論理入力信号（ＸＳ
。
ャンネルＭＯＳトランジスタＮｌ、Ｎ２゜Ｎ３の最上段
に共通のプルアップ回路１１を接続することによって形
成され、第１の電源電位ＶｃＣと第２の電源電位Ｖｅｅ
の間で動作する。プルアップ回路１１は、ｐチャンネル
ＭＯＳトランジスタＰ１に一定のゲート制御電圧Ｖｃｓ
を与えることによって形成される。論理入力信号（ＸＳ
。
ＭＳ、ＭＷ）は、縦積接続されたｎチャンネルＭＯＳト
ランジスタＮｌ、Ｎ２．Ｎ３の各ゲートに振り分けられ
て与えられる。論理出力Ａは、最」二段のｎチャンネル
ＭＯＳトランジスタＮ１とプルアップ回路１１の間から
取り出される。
ランジスタＮｌ、Ｎ２．Ｎ３の各ゲートに振り分けられ
て与えられる。論理出力Ａは、最」二段のｎチャンネル
ＭＯＳトランジスタＮ１とプルアップ回路１１の間から
取り出される。
さらに、」−記多入ノノ論理回路１では、上述した構成
に加えて、下段側のｎチャンネルＭＯＳトランジスタＮ
２．Ｎ３がそれぞれの段において、ｐチャンネルＭＯＳ
トランジスタＰ２．Ｐ３と共にＣＭＯＳインバータを形
成している。このｎチャンネルＭＯＳトランジスタＮ２
．Ｎ３と共にＣＭＯＳインバータを形成するｐチャンネ
ルＭＯＳトランジスタＰ２．Ｐ３はそれぞれ第１の電源
電位Ｖｃｃに接続されている。これにより、下段側のｎ
チャンネルＭＯＳトランジスタＮ２．Ｎ３はそれぞれの
段において個別にプルアップ駆動されるようになってい
る。
に加えて、下段側のｎチャンネルＭＯＳトランジスタＮ
２．Ｎ３がそれぞれの段において、ｐチャンネルＭＯＳ
トランジスタＰ２．Ｐ３と共にＣＭＯＳインバータを形
成している。このｎチャンネルＭＯＳトランジスタＮ２
．Ｎ３と共にＣＭＯＳインバータを形成するｐチャンネ
ルＭＯＳトランジスタＰ２．Ｐ３はそれぞれ第１の電源
電位Ｖｃｃに接続されている。これにより、下段側のｎ
チャンネルＭＯＳトランジスタＮ２．Ｎ３はそれぞれの
段において個別にプルアップ駆動されるようになってい
る。
ＣＭＯＳインバータ２は、ｐチャンネルＭＯＳトランジ
スタＰ４とｎチャンネルＭＯＳトランジスタＮ４とによ
って上記多入力論理回路ｌの論理出力Ａを論理反転し、
この反転出力Ｂによってサブワード線ＳＷを選択駆動す
る。
スタＰ４とｎチャンネルＭＯＳトランジスタＮ４とによ
って上記多入力論理回路ｌの論理出力Ａを論理反転し、
この反転出力Ｂによってサブワード線ＳＷを選択駆動す
る。
上述した多入力論理回路ｌでは、直列に縦積接続された
複数のｎチャンネルＭＯＳトランジスタＮｌ、Ｎ２．Ｎ
３のうち、下段側のＭＯＳトランジスタＮ２．Ｎ３はｐ
チャンネルＭＯＳトランジスタＰ２．Ｐ３によって、論
理出力ＡがＬからＨに立ち上げられるときにそれぞれ個
別にプルアップ駆動される。これにより、論理出力Ａを
ＬからＨに立ち上げる際のプルアップ回路１１の負荷が
大幅に軽減されるようになる。この結果、第２図（Ａ）
に示すように、論理出力Ａの立ち上がりが選択的に速め
られて、その立ち下がりと立ち上がりの特性が均衡させ
られるようになる。
複数のｎチャンネルＭＯＳトランジスタＮｌ、Ｎ２．Ｎ
３のうち、下段側のＭＯＳトランジスタＮ２．Ｎ３はｐ
チャンネルＭＯＳトランジスタＰ２．Ｐ３によって、論
理出力ＡがＬからＨに立ち上げられるときにそれぞれ個
別にプルアップ駆動される。これにより、論理出力Ａを
ＬからＨに立ち上げる際のプルアップ回路１１の負荷が
大幅に軽減されるようになる。この結果、第２図（Ａ）
に示すように、論理出力Ａの立ち上がりが選択的に速め
られて、その立ち下がりと立ち上がりの特性が均衡させ
られるようになる。
したがって、第１図に示したサブワード線選択回路にお
いては、第２図（Ｂ）に示すように、例えば２つのサブ
ワード線ＳＷＩ、ＳＷ２を交互に切換選択するような場
合に、一方のサブワード線ＳＷＩ （または５Ｗ２）
のレベルが非選択レベルに確実に立ち下がってから他方
のサブワード線ＳＷｌ （または５Ｗ２）のレベルが
選択レベルに立ち上がるようにすることができる。これ
により、二重選択による誤書込あるいは誤読出が確実に
防止されるようになる。
いては、第２図（Ｂ）に示すように、例えば２つのサブ
ワード線ＳＷＩ、ＳＷ２を交互に切換選択するような場
合に、一方のサブワード線ＳＷＩ （または５Ｗ２）
のレベルが非選択レベルに確実に立ち下がってから他方
のサブワード線ＳＷｌ （または５Ｗ２）のレベルが
選択レベルに立ち上がるようにすることができる。これ
により、二重選択による誤書込あるいは誤読出が確実に
防止されるようになる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、多入力論理回路１を形成する素子は、ＭＯＳ
（金属−酸化物一半導体）以外のＭＩＳ（金属−絶縁物
一半導体）型の電界効果トランジスタであってもよい。
（金属−酸化物一半導体）以外のＭＩＳ（金属−絶縁物
一半導体）型の電界効果トランジスタであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体記憶装置のサ
ブワード線選択回路に適用した場合について説明したが
、それに限定されるものではなく、例えば一般の論理回
路網における多大ノＪ論理回路にも適用できる。
をその背景となった利用分野である半導体記憶装置のサ
ブワード線選択回路に適用した場合について説明したが
、それに限定されるものではなく、例えば一般の論理回
路網における多大ノＪ論理回路にも適用できる。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、例えばワード線選択回路などにおいて誤動作
の原因となる論理出力の立ち上がり／立ち下がりの特性
の不均衡を是正し、二重選択なとの誤動作を生じにくく
させることができるという効果が得られる。
の原因となる論理出力の立ち上がり／立ち下がりの特性
の不均衡を是正し、二重選択なとの誤動作を生じにくく
させることができるという効果が得られる。
第１図は本発明の技術が適用されたサブワード線選択回
路の一部を示す回路図、 第２図は第１図に示した回路の動作例を示す波形図、 第３図は従来の半導体記憶装置に用いられていたサブワ
ード線選択回路の一部を示す回路図、第４図は第３図に
示した回路の動作例を示す波形図である。
路の一部を示す回路図、 第２図は第１図に示した回路の動作例を示す波形図、 第３図は従来の半導体記憶装置に用いられていたサブワ
ード線選択回路の一部を示す回路図、第４図は第３図に
示した回路の動作例を示す波形図である。
Claims (1)
- 【特許請求の範囲】 １、直列に縦積接続された複数のＭＩＳトランジスタの
最上段を共通のプルアップ回路に接続することによって
形成される多入力論理回路であって、下段側のＭＩＳト
ランジスタを個別にプルアップ駆動するＭＩＳトランジ
スタを設けたことを特徴とする多入力論理回路。 ２、直列に縦積接続された複数のｎチャンネルＭＯＳト
ランジスタの最上段を共通のプルアップ回路に接続する
ことによって多入力論理回路を形成するとともに、下段
側のｎＭＯＳトランジスタは、それぞれの段においてｐ
チャンネルＭＯＳトランジスタと共にＣＭＯＳインバー
タを形成することによって個別にプルアップ駆動される
ようになっていることを特徴とする多入力論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02196859A JP3082091B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02196859A JP3082091B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0489694A true JPH0489694A (ja) | 1992-03-23 |
| JP3082091B2 JP3082091B2 (ja) | 2000-08-28 |
Family
ID=16364846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02196859A Expired - Fee Related JP3082091B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082091B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019340A1 (fr) * | 2000-08-31 | 2002-03-07 | Nec Corporation | Memoire semi-conducteur et procede de rafraichissement associe |
| US7474557B2 (en) | 2001-06-29 | 2009-01-06 | International Business Machines Corporation | MRAM array and access method thereof |
| JP2009537933A (ja) * | 2006-05-15 | 2009-10-29 | フリースケール セミコンダクター インコーポレイテッド | レベルシフト・ワード線ドライバを伴うメモリ、およびその動作方法 |
-
1990
- 1990-07-25 JP JP02196859A patent/JP3082091B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019340A1 (fr) * | 2000-08-31 | 2002-03-07 | Nec Corporation | Memoire semi-conducteur et procede de rafraichissement associe |
| US6944081B2 (en) | 2000-08-31 | 2005-09-13 | Nec Electronics Corporation | Semiconductor storage and its refreshing method |
| US7474557B2 (en) | 2001-06-29 | 2009-01-06 | International Business Machines Corporation | MRAM array and access method thereof |
| JP2009537933A (ja) * | 2006-05-15 | 2009-10-29 | フリースケール セミコンダクター インコーポレイテッド | レベルシフト・ワード線ドライバを伴うメモリ、およびその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3082091B2 (ja) | 2000-08-28 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080630 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |