JP2010287733A - Semiconductor device - Google Patents

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Satoshi Isa
Mitsuaki Katagiri
Katsutaro Kobayashi
Hiromasa Takeda
聡 伊佐
勝太郎 小林
裕正 武田
光昭 片桐
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Elpida Memory Inc
エルピーダメモリ株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which prevents the noise generated in a circuit from flowing to other circuits through a ground potential supply wiring. <P>SOLUTION: A semiconductor device has: first and second pad rows; a first ground potential supply electrode that is connected to a first wiring provided in the vicinity of the first pad row; and a second ground potential supply electrode connected to a second wiring provided in the vicinity of the second pad row. The first pad row has a configuration including the first pad that is connected to a first circuit in a chip and connected to the first wiring through a first bonding wire and a second pad connected to a second circuit in the chip and connected to the second wiring through a second bonding wire across the second pad row. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

半導体チップの一例であるDRAM(Dynamic Random Access Memory)について、近年、内部回路を電気的にチップ外部と接続するためのパッドがチップのセンター部分に配置されたものが注目されている(特許文献1参照)。 For DRAM which is an example of a semiconductor chip (Dynamic Random Access Memory), in recent years, a pad for connecting an electrically chip outside the internal circuitry is noted that disposed in the center portion of the chip (Patent Document 1 reference). データ入出力(DQ)パッド、アドレス・コントロールパッド、電源(VDD)パッドおよび接地(VSS)パッドなど、複数のパッドが、通常、目的に応じて設けられている。 Data input (DQ) pads, address control pad, a power supply (VDD), such as pads and ground (VSS) pads, a plurality of pads, usually provided in accordance with the purpose. 以下では、複数のパッドが一定の方向に1列に配置された構成を「パッド列」と称する。 Hereinafter, a structure in which a plurality of pads are arranged in a row in a certain direction is referred to as a "pad array".

特許文献1に開示された半導体チップでは、パッド列が1列の場合である。 In the semiconductor chip disclosed in Patent Document 1, a case pad array is one column. このようなチップにおいて、さらにDQパッドの増加に伴って、チップのセンター部分にパッド列を2列平行に配置するチップが検討されている。 In such a chip, further with increasing DQ pads, chip is considered to place the pad rows two columns parallel to the center portion of the chip.

一方、DRAMは、DRAMが搭載される多種多様な製品に合わせるために、データ入出力が「×8」、「×16」および「×32」の3品種で提供されている。 Meanwhile, DRAM, in order to fit the wide variety of products that DRAM is mounted, the data input is "× 8" are provided in three varieties "× 16" and "× 32". そのため、DQパッドが8個(データ入出力が「×8」の場合)、DQパッドが16個(データ入出力が「×16」の場合)、DQパッドが32個(データ入出力が「×32」の場合)のいずれにも合うパッド列を採用することが検討されている。 Therefore, (when the data input is "× 8") DQ pads 8, (if the data input and output is "× 16") DQ pads 16, DQ pads 32 (data input and output "× adopting a pad array that suit in any case 32 ") has been studied. 一例として、次のような方法がある。 As an example, there is the following method. DQパッド数が最大となる、データ入出力が「×32」のときのDQパッドに合わせて32個のDQパッドを配置したチップを作製し、データ入出力を「×16」や「×8」として出荷するときには、不要なDQパッドを配線基板と接続しないようにして、データ入出力数の異なる3品種を1種類の共通チップで実現している。 DQ pad number is maximized, the data input and output to produce a chip-placing the 32 DQ pads to DQ pads when the "× 32", the data input-output "× 16" or "× 8" when shipped as is, unwanted DQ pads do not connect to the wiring board, thereby achieving the 3 varieties having different number of data input and output one common chip.

2列のパッド列を備えたDRAMチップのBGA(Ball Grid Array)の構成の一例を、図を参照して説明する。 An example of a configuration of a DRAM chip with pads two rows of BGA (Ball Grid Array), will be described with reference to FIG. このBGAに搭載されるチップは、データ入出力が「×8」、「×16」、「×32」のいずれにも対応可能な共通チップであるものとする。 Chip mounted on the BGA, the data input is "× 8", "× 16", it is assumed that common chip any to a possible response of "× 32".

このとき、DRAMチップに形成されるパッドは、信号入出力にかかわるパッドとして、データ入出力を行うDQ系パッド、コマンド・アドレスを受け取るためのCA系パッドが存在するが、データ入出力の異なる3品種に対応するためDRAMチップの中央部にCA系パッドが配置され、「×8」用の8ビット分及び、この8ビットに加えて「×16」で使用される残りの8ビット分のパッドは、チップのCA系パッドの一方に配置され、「×32」で使用される残りの16ビット分のパッドは、CA系パッドの他方に配置されている。 In this case, pads formed DRAM chip, a pad according to the signal input and output, DQ system pad which performs data input and output, but there are CA system pad for receiving a command address, different 3 of the data input and output is disposed CA system pad in the center of the DRAM chip in order to respond to breed, the remaining 8 bits of pads used in "× 8" 8-bit and for "× 16" in addition to the 8-bit is located on one chip CA system pad, the remaining 16 bits of pads used in "× 32" is disposed on the other of CA system pad. 言い換えると、「×16」で使用される16ビット分のパッドと、「×32」で使用される残りの16ビット分のパッドとにチップの長辺方向で挟まれるようにCA系パッドが配置されている。 In other words, a 16-bit pad used in "× 16", the CA system pad so as to be sandwiched in the longitudinal direction of the chip and the remaining 16 bits of pads used in "× 32" disposed It is.

図3は関連する半導体装置の一構成例を示す透視図である。 Figure 3 is a perspective view showing an example of the configuration of the associated semiconductor device. 図3に示すように、パッケージ301にチップ302が設けられている。 As shown in FIG. 3, the chip 302 is provided in the package 301. 図3は、長方形状のチップ302が搭載されたパッケージ301の2つの短辺のうち一方の短辺側からパッケージ301の約1/3までの部分を拡大したものを示す。 Figure 3 shows an enlarged view of the portion from one short side of two short sides of the package 301 in which rectangular chip 302 is mounted to approximately 1/3 of the package 301.

パッケージ301の表面には、パッケージ301とこのパッケージ301が搭載される配線基板とを電気的に接続するための半田ボール用電極パッドが設けられている。 On the surface of the package 301, the solder electrode pads balls to electrically connect the wiring board to the package 301 and the package 301 is mounted is provided. この半田ボール用電極パッドの位置は、DDR2(Double Date Rate 2)やDDR3などの規格によって決まっている。 The position of the solder electrode pad ball is determined by standards such as DDR2 (Double Date Rate 2) or DDR3. VDD電極151、152は、電源電位をチップ302に供給するための半田ボール用電極パッドである。 VDD electrodes 151 and 152 is a solder electrode pads balls for supplying a power supply potential to the chip 302. VSS電極153、154は、接地電位をチップ302に供給するための半田ボール用電極パッドである。 VSS electrode 153 and 154 is a solder electrode pads balls for supplying a ground potential to the chip 302. アドレス入力電極171は、アドレスA0〜A12、BA0〜2の各アドレスを指定するため信号が入力される半田ボール用電極パッドである。 Address input electrodes 171, the address A0-A12, a solder electrode pads balls to which a signal is input for designating the respective addresses of BA0~2. 図3は半田ボールが装着される側の面からパッケージ301を見たときの透視図である。 Figure 3 is a perspective view when viewed package 301 from the surface on the side where the solder balls are mounted.

また、チップ302の長辺に平行に、チップ302のセンター部分に2列のパッド列が設けられている。 Further, parallel to the long side of the chip 302, two rows of pad array is provided in the center portion of the chip 302. パッド111、112、116は、センスアンプに接地電位を供給するためのセンスアンプ接地用パッド(以下では、VSSSAパッドと表記する)である。 Pads 111,112,116, the sense amplifier grounding pad for supplying (hereinafter, VSSSA pad hereinafter) ground potential to the sense amplifier is. パッド113は、昇圧電位発生回路に接地電位を供給するためのパッドである(以下では、VSSPパッドと表記する)である。 Pad 113 is a pad for supplying a ground potential to the boosted potential generating circuit (hereinafter, VSSP pad hereinafter) is. パッド114は、入力初段回路に接地電位を供給するためのパッド(以下では、VSSIパッドと表記する)である。 Pad 114, the pad for supplying (hereinafter, VSSI pad hereinafter) a ground potential to the input first stage circuit is. 特に、入力初段回路は、小電位差を検知するため、ノイズによる影響を受けやすい。 In particular, input first stage circuit, for detecting small potential difference, susceptible to noise.

パッド122は、センスアンプに電源電位を供給するためのセンスアンプ電源用パッド(以下では、VDDSAパッドと表記する)である。 Pad 122, the power supply potential sense amplifier power supply pads for supplying (hereinafter, VDDSA pad hereinafter) in the sense amplifier is. パッド121は、昇圧電位発生回路に電源電位を供給するためのパッド(以下では、VDDPパッドと表記する)である。 Pad 121, the power supply potential pad for supplying (hereinafter, VDDP pad hereinafter) to the boosted potential generating circuit is. パッド123、124は、入力初段回路に電源電位を供給するためのパッド(以下では、VDDIパッドと表記する)である。 Pads 123 and 124, the power supply potential pad for supplying (hereinafter, VDDI pad hereinafter) in the input first stage circuit is.

また、半田ボール用電極パッドからパッド列近くまで配線が設けられ、パッド列のパッドと配線とはボンディングワイヤ391で接続されている。 Further, the wiring from the solder electrode pad ball to pad rows nearly provided, the pads and the wiring of the pad array are connected by bonding wires 391. VSSSAパッド111、112、VSSPパッド113、およびVSSIパッド114は、ボンディングワイヤ391およびVSS配線363を介してVSS電極153と接続されている。 VSSSA pads 111 and 112, VSSP pad 113, and VSSI pad 114 is connected to the VSS electrode 153 through a bonding wire 391 and the VSS wiring 363. VSSIパッド115およびVSSSAパッド116は、ボンディングワイヤ391およびVSS配線364を介してVSS電極154と接続されている。 VSSI pads 115 and VSSSA pad 116 is connected to the VSS electrode 154 through a bonding wire 391 and the VSS wiring 364.

VDDPパッド121、VDDSAパッド122、およびVDDIパッド123、124は、ボンディングワイヤ391およびVDD配線361を介してVDD電極151、152と接続されている。 VDDP pad 121, VDDSA pad 122, and VDDI pads 123 and 124 is connected to the VDD electrode 151, 152 through bonding wires 391 and VDD wiring 361.

なお、図3では、各種パッド111〜116、121〜124のそれぞれとVSS配線またはVDD配線との接続については、データ入出力が「×32」の場合について示している。 In FIG. 3, for connection to the respective various pads 111~116,121~124 and VSS wiring or VDD wiring data input and output is shown for the case of "× 32". それ以外のパッドについては、データ入出力が「×8」または「×16」の場合の一部が示されている。 For other pad, data input and output portion of the case of "× 8" or "× 16" are shown.

図3に示すパッケージ301では、左側と右側の2列のパッド列のうち1つのパッド列の中に同一の電位に接続される複数のパッドがあると、それら複数のパッドはそのパッド列に近い側の配線を介して半田ボール用電極に接続されている。 In the package 301 shown in FIG. 3, when there are a plurality of pads connected to the same potential in a single pad rows of the two rows of pads column on the left and right, the plurality of pads close to the pad row through the wire side is connected to the electrode for solder balls. 図3を参照して具体例を説明する。 A specific example with reference to FIG. 左側のパッド列にあるVSSSAパッド111、112、VSSPパッド113、およびVSSIパッド114は、VSS配線363を介してVSS電極153と接続されている。 VSSSA pads 111 and 112 on the left side of the pad row, VSSP pad 113, and VSSI pad 114 is connected to the VSS electrode 153 via the VSS line 363. また、右側のパッド列にあるVSSIパッド115およびVSSSAパッド116はVSS配線364を介してVSS電極154と接続されている。 Further, VSSI pads 115 and VSSSA pad 116 on the right side of the pad array is connected to the VSS electrode 154 via the VSS line 364.

特開2009−038142号公報 JP 2009-038142 JP

上述したように、図3に示す構成では、同じパッド列の中に接地電位系のVSSSAパッドとVSSIパッドが設けられている場合には、これらのパッドのそれぞれは、自分に最も近い、VSS配線に共通に接続されていた。 As described above, in the configuration shown in FIG. 3, when the VSSSA pad and VSSI pad ground system in the same pad array is provided, each of these pads, closest to his, VSS wiring It had been connected in common to.

しかしながら、VSSSAパッドには、センスアンプが動作する際のセンスアンプ内の電位の変動により、ノイズが発生することがある。 However, the VSSSA pad, the change in the potential of the sense amplifier when the sense amplifier to operate, and noise may occur. この場合、図3に示す構成では、VSSSAパッドからVSS配線を介して、ノイズがVSSIパッドに回り込み、VSSIにノイズが乗ってしまうため、ノイズの影響を受けても入力初段回路が入力データを誤り無く取り込むことができるよう、動作周波数を低減させなければならなくなり、チップの動作特性(具体的には、動作周波数)を悪化させてしまう原因となっている。 In this case, in the configuration shown in FIG. 3, via the VSS wiring from VSSSA pads, noise sneak into VSSI pad, because the noise is riding VSSI, error input first stage circuit is input data is also affected by noise so that can be incorporated without no longer has to be reduced operating frequency (specifically, the operating frequency) operating characteristics of the chip has a cause for deteriorating the.

本発明の半導体装置は、第1および第2のパッド列と、第1のパッド列の近くに設けられた第1の配線に接続された第1の接地電位供給電極と、第2のパッド列の近くに設けられた第2の配線に接続された第2の接地電位供給電極とを有し、第1のパッド列は、チップ内の第1の回路に接続され、第1のボンディングワイヤを介して第1の配線と接続された第1のパッドと、チップ内の第2の回路に接続され、第2のパッド列をまたぐ第2のボンディングワイヤを介して第2の配線と接続された第2のパッドとを含む構成である。 The semiconductor device of the present invention includes first and second pad row, and the first ground potential supply electrode connected to the first wiring provided in the vicinity of the first pad array and the second pad row and a second ground potential supply electrode connected to the second interconnect provided in the vicinity of, the first pad array is connected to the first circuit in the chip, the first bonding wire a first pad connected to the first wiring through, is connected to the second circuit in the chip, connected to the second wiring through a second bonding wire across the second pad row a configuration and a second pad.

本発明によれば、第1の回路に接続される第1のパッドおよび第2の回路に接続される第2のパッドが第1のパッド列に設けられており、第1のパッドは第1の接地電位供給電極に接続され、第2のパッドは第2の接地電位供給電極に接続されている。 According to the present invention, a second pad connected to the first pad and a second circuit connected to the first circuit is provided in the first pad array, the first pad first is the connected to the ground potential supply electrode, the second pad is connected to the second ground potential supply electrode. そのため、第1または第2の回路のうちいずれか一方の回路に発生したノイズが第1または第2の配線を介して他方の回路に流れることがない。 Therefore, it does not flow noise generated in one of the circuits of the first or second circuit via the first or second wire to the other circuit.

本発明によれば、異なる回路に接続される2つの接地電位供給用パッドがそれぞれ異なる接地電位供給電極に接続されているため、いずれか一方の回路に発生するノイズが他方の回路に悪影響を及ぼすのを防げる。 According to the present invention, since the two ground potential supply pad connected different circuits are connected to different ground potential supply electrode, noise generated in one of the circuit is adversely affect the other circuit prevented from.

本実施形態の半導体装置の一構成例を示す透視図である。 It is a perspective view showing a configuration example of a semiconductor device of the present embodiment. 本実施形態の半導体装置の別の構成例の要部を示す平面図である。 The main part of another example of the configuration of a semiconductor device of the present embodiment is a plan view showing. 関連する半導体装置の一構成例を示す透視図である。 Is a perspective view showing an example of the configuration of the associated semiconductor device.

本実施形態の半導体装置の構成を説明する。 Illustrating a configuration of a semiconductor device of the present embodiment. 図1は本実施形態の半導体装置の一構成例を示す透視図である。 Figure 1 is a perspective view showing one structural example of a semiconductor device of the present embodiment.

図1に示すように、BGAのパッケージ101にDRAMのチップ102が設けられている。 As shown in FIG. 1, the chip 102 of the DRAM is provided BGA package 101. 図3と同様に、図1も、長方形状のチップ102が搭載されたパッケージ101の2つの短辺のうち一方の短辺側からパッケージ101の約1/3までの部分を拡大したものを示している。 Similar to FIG. 3, FIG. 1 also shows an enlarged view of a portion of the one short side of two short sides of the package 101 rectangular chip 102 is mounted to approximately 1/3 of the package 101 ing.

また、図1は、半田ボールが装着される側の面からパッケージ101を見たときの透視図である。 Further, FIG. 1 is a perspective view of the solder ball is viewed package 101 from the surface on the side to be mounted. 図1に示すチップは、データ入出力が「×8」、「×16」、「×32」のいずれにも対応可能な共通チップであるものとする。 Chip shown in FIG. 1, the data input and output "× 8", "× 16", it is assumed that common chip any to a possible response of "× 32". ここでは、データ入出力が「×8」または「×16」の場合で共通チップを使用するものとする。 Here, the data input and output is assumed to use a common chip in the case of "× 8" or "× 16". 以下では、図3で説明した構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。 Hereinafter, the same reference numerals are used for construction and the same structure as described in FIG. 3, a detailed description thereof is omitted.

図1に示すように、パッケージ101の表面に、パッケージ101とこのパッケージ101が搭載される配線基板とを電気的に接続するためのVDD電極151、152と、VSS電極153、154と、アドレス入力電極171とを含む半田ボール用電極パッドが設けられている。 As shown in FIG. 1, the surface of the package 101, a VDD electrode 151 and 152 for electrically connecting the wiring board The package 101 and the package 101 is mounted, a VSS electrode 153 and 154, an address input the solder electrode pad ball including an electrode 171 are provided. これらの半田ボール用電極パッドの位置は、DDR2やDDR3などの規格によって決まっている。 Position of the electrode pad for these solder balls are determined by standards such as DDR2 or DDR3.

また、チップ102の長辺に平行に、チップ102のセンター部分に2列のパッド列201、202が設けられている。 Further, parallel to the long side of the chip 102, there are two columns of pads columns 201 and 202 are provided in the center portion of the chip 102. 図1に示す2列のパッド列のうち、左側のパッド列201は、VSSSAパッド111、112、VSSPパッド113、およびVSSIパッド114を含む。 Among the two rows of pad array shown in FIG. 1, the left pad array 201 includes VSSSA pads 111 and 112, VSSP pad 113, and VSSI pad 114. 右側のパッド列202は、VDDPパッド121、VDDSAパッド122、VDDIパッド123、VSSIパッド115、VSSSAパッド116、およびVDDIパッド124を含む。 Right pad row 202, VDDP pad 121, VDDSA pad 122, VDDI pad 123, VSSI pad 115, VSSSA pad 116, and a VDDI pad 124.

また、半田ボール用電極パッドからパッド列近くまで配線が設けられ、パッド列のパッドと配線とはボンディングワイヤ191で接続されている。 Further, the wiring from the solder electrode pad ball to pad rows nearly provided, the pads and the wiring of the pad array are connected by bonding wires 191. 図1に示すように、パッド列202よりもパッド列201の近い側にVSS配線163が設けられ、パッド列201よりもパッド列202の近い側にVSS配線164が設けられている。 As shown in FIG. 1, VSS wiring 163 is provided on the near side of the pad array 201 than pad rows 202, VSS wiring 164 is provided on the near side of the pad array 202 than pad rows 201. VSS配線163はVSS電極153と接続されており、VSS配線164はVSS電極154と接続されている。 VSS wiring 163 is connected to the VSS electrode 153, the VSS wiring 164 is connected to the VSS electrode 154. また、VDD配線161はVDD電極151、152と接続されている。 Also, VDD wiring 161 is connected to the VDD electrode 151, 152.

図1に示すように、本実施形態では、パッド列201のVSSSAパッド111、112、およびVSSPパッド113と、パッド列202のVSSSAパッド116のそれぞれが、ボンディングワイヤ191を介してVSS配線163と接続されている。 As shown in FIG. 1, the connection in this embodiment, the VSSSA pads 111, 112, and VSSP pad 113 of the pad row 201, each VSSSA pads 116 of the pad row 202, and the VSS wiring 163 through bonding wires 191 It is. パッド列201のVSSIパッド114、およびパッド列202のVSSIパッド115のそれぞれは、ボンディングワイヤ191を介してVSS配線164と接続されている。 Each VSSI pads 115 of VSSI pad 114 and pad row 202, the pad array 201 is connected to the VSS line 164 via the bonding wires 191.

パッド列202のVDDPパッド121、VDDSAパッド122、およびVDDIパッド123、124は、ボンディングワイヤ191を介してVDD配線161と接続されている。 VDDP pad 121, VDDSA pads 122 of the pad row 202, and VDDI pads 123 and 124 are connected to the VDD line 161 via bonding wires 191. VSS配線163、164およびVDD配線161のそれぞれが面積の広いベタパターンなのは、配線幅をできるだけ広く、かつ、パッド列のパッドと半田ボール用電極パッドとの間の電流経路をできるだけ短くするためである。 Wide solid pattern Nanoha each of areas of the VSS wiring 163, 164 and VDD wiring 161, wide as possible line width, and is the order to minimize the current path between the pad and the solder electrode pad ball pad array .

本実施形態では、データ入出力が「×32」分のDQパッドを有するチップを「×16」品または「×8」品として使用する際には、ボンディングワイヤをノンコネクションとなるパッドの上を通過させることによって、接地電位が供給されるVSSIパッドとVSSSAパッドを、それぞれ別々の接地電位供給電極に接続している。 In the present embodiment, when using chip data input and output has a DQ pad "× 32" fraction as "× 16" products or "× 8" products, over the pad comprising a bonding wire and No connection by passing connects the VSSI pads and VSSSA pad to which the ground potential is supplied to each separate ground potential supply electrode. そのため、センスアンプ回路に発生するノイズがVSSSAからVSS配線を介してVSSIパッドに回り込むのを防ぎ、動作速度を向上させたチップを提供することが可能となる。 Therefore, noise generated in the sense amplifier circuit is prevented from flowing to the VSSI pad via the VSS line from VSSSA, it is possible to provide a chip having improved operating speed.

ノンコネクションとなるパッドは、「×16」品として使用される場合には、「×32」品時にのみ使用されるDQパッド及びそれに付随するDQSパッド、DQ入出力回路に電源電位及び接地電位を供給するVDDQ及びVSSQがそれに相当する。 Pads in the non-connection, when used as a "× 16" products, DQ pads and DQS pad associated therewith are used only when "× 32" products, the power supply potential and a ground potential to the DQ output circuit supplies VDDQ and VSSQ correspond thereto.

ノイズ耐性の強い回路またはノイズを発生しやすい回路に接続されるパッドとノイズ耐性の弱い回路に接続されるパッドとを別々の接地電位供給電極に接続することによって、ノイズ源と考えられる回路とノイズ耐性の弱い回路とを分離させ、チップ内の回路に誤動作が起こるのを防止できる。 By connecting the pad to be connected to a weak circuit with pads and noise immunity that is connected strong circuit or noise noise immunity prone circuit separate ground potential supply electrodes, circuitry and noise is considered a source of noise a weak circuit resistant to separation, it is possible to prevent the malfunction from occurring in the circuit in the chip.

なお、図1では、使用されていないパッドの上にボンディングワイヤを通す場合を示したが、パッド間の上にボンディングワイヤを通してもよい。 In FIG 1, a case through a bonding wire on the pad that are not in use, it may be passed through the bonding wire over between the pads.

図2は本実施形態の半導体装置の別の構成例の要部を示す平面図である。 Figure 2 is a plan view showing a main part of another example of the configuration of a semiconductor device of the present embodiment. 図2に示すように、パッドを配置する領域に余裕があれば、パッド間を広くしてもよい。 As shown in FIG. 2, if there is room in the area for arranging the pad may be wider between the pads. VSS配線163とVSSSAパッド116とを接続するボンディングワイヤ291はパッド列201をまたぐとともに、パッド列201のパッド間の上を通っている。 Bonding wires 291 which connect the VSS wiring 163 and VSSSA pad 116 with straddle pad array 201, and passes over between the pads of the pad row 201. また、VSS配線164とVSSSAパッド114とを接続するボンディングワイヤ291はパッド列202をまたぐとともに、パッド列202のパッド間の上を通っている。 The bonding wires 291 for connecting the VSS wiring 164 and VSSSA pad 114 with straddle pad array 202, and passes over between the pads of the pad row 202.

このように、パッド間の距離を図1に示す場合よりも広くすることによって、パッド列をまたぐボンディングワイヤ291がパッド上ではなく、2つのパッドの間の上を通ることで、これら2つのパッドもボンディングワイヤを介して配線と接続することが可能となる。 By thus wider than the case shown the distance between the pad 1, the bonding wire 291 across the pad array is not on a pad, by passing over between two pads, two pads it becomes possible to connect the wiring through a bonding wire. そのため、データ入出力が「×32」の品種にも、本発明を適用することで、センスアンプからVSS配線を介して他の回路にノイズが流れるのを防ぎ、動作周波数を向上させることが可能となる。 Therefore, even varieties data input is "× 32", by applying the present invention, via the VSS wiring from the sense amplifier prevents noise from flowing to other circuits, it can be improved operating frequency to become.

また、本実施形態ではノイズ源としてセンスアンプ回路の場合で説明したが、昇圧電位発生回路もノイズ源となり得る。 Further, in the present embodiment has been described in the case of the sense amplifier circuit as a noise source, the boosted potential generating circuit may also be a source of noise. 昇圧電位発生回路、または昇圧電位発生回路を含む回路と、昇圧電位発生回路よりもノイズ耐性の弱い回路について、本発明を適用することが可能である。 Boosted potential generating circuit or a circuit including a boosted potential generating circuit, for weak circuit noise immunity than the boosted potential generating circuit, it is possible to apply the present invention.

また、昇圧電位発生回路とセンスアンプ回路のノイズ耐性を比較すると、センスアンプ回路の方が弱い。 Furthermore, when comparing the noise immunity of the boosted potential generating circuit and the sense amplifier circuit, towards the sense amplifier circuit is weak. そのため、これらの回路についても本発明を適用することが可能である。 Therefore, it is possible to apply the present invention even for these circuits. また、ノイズ耐性の弱い回路として、本実施形態では、入力初段回路の場合で説明したが、DLL(Delay Locked Loop)回路にも本発明を適用することが可能である。 Further, as a weak circuit noise immunity, in the present embodiment has been described in the case of an input first stage circuit, it is also possible to apply the present invention to a DLL (Delay Locked Loop) circuit. また、電源電圧をリファレンスとするリファレンス電位のVDDパッドおよびVSSパッドのいずれかにノイズが乗ってもデバイスに悪影響を及ぼすため、これらのパッドもノイズ耐性の弱い回路に接続されるパッドとして本発明を適用することが可能である。 Further, since the power supply voltage on the VDD pads and VSS negative effect on either the even noise riding device pads of the reference potential to the reference, the present invention as these pads are also connected to a weak circuit noise immunity pad it is possible to apply.

さらに、本実施形態の半導体装置では、半導体チップがDRAMの場合で説明したが、半導体チップはDRAMに限らず、他のメモリデバイスであってもよい。 Further, in the semiconductor device of the present embodiment, the semiconductor chip is described in the case of a DRAM, the semiconductor chip is not limited to DRAM, it may be other memory devices. さらに、ノイズ耐性の強い回路とノイズ耐性の弱い回路のそれぞれに別の接地電位供給電極を接続する必要があれば、メモリデバイスに限らず、ロジックデバイスにも本発明を適用することが可能である。 Furthermore, if there is a need to connect a separate ground potential supply electrode to the respective weak circuits strong circuit and noise immunity noise immunity, not limited to a memory device, to a logic device it is possible to apply the present invention .

101 パッケージ 102 チップ 111、112、116 VSSSAパッド 113 VSSPパッド 114、115 VSSIパッド 191、291 ボンディングワイヤ 153、154 VSS電極 163、164 VSS配線 101 package 102 chips 111,112,116 VSSSA pad 113 VSSP pad 114 and 115 VSSI pads 191 and 291 bonding wires 153 and 154 VSS electrode 163 and 164 VSS wiring

Claims (9)

  1. チップ表面に設けられ、チップ内の回路に接続される複数のパッドが一定の方向に沿って配置された第1および第2のパッド列と、 Provided on the chip surface, and first and second pad row in which a plurality of pads connected to the circuit in the chip is arranged along a predetermined direction,
    前記第2のパッド列よりも前記第1のパッド列の近くに設けられた第1の配線に接続された第1の接地電位供給電極と、 A first ground potential supply electrode connected to the first wiring than the second pad row disposed proximate to the first pad array,
    前記第1のパッド列よりも前記第2のパッド列の近くに設けられた第2の配線に接続された第2の接地電位供給電極と、を有し、 And a second ground potential supply electrode connected to the second interconnect provided near the second pad row than the first pad array,
    前記第1のパッド列は、第1および第2のパッドを含み、 It said first pad array includes first and second pads,
    前記第1のパッドは、前記チップ内の第1の回路に接続され、第1のボンディングワイヤを介して前記第1の配線と接続され、 It said first pad is connected to said first circuit in the chip is connected to the first wiring through the first bonding wire,
    前記第2のパッドは、前記チップ内の第2の回路に接続され、前記第2のパッド列をまたぐ第2のボンディングワイヤを介して前記第2の配線と接続されている、半導体装置。 The second pad is connected to said second circuit in the chip, via a second bonding wire that straddles the second pad array and is connected to the second wiring, the semiconductor device.
  2. 前記第2のボンディングワイヤが、前記第2のパッド列のパッド上を通過するよう配置されることを特徴とする請求項1記載の半導体装置。 The second bonding wires, the semiconductor device according to claim 1, characterized in that it is arranged to pass through the second pad row above the pad.
  3. 前記第2のボンディングワイヤが上を通過する前記第2のパッド列のパッドは、ノンコネクトパッドであることを特徴とする請求項2記載の半導体装置。 The pad of the second pad row of the second bonding wire passes over the semiconductor device according to claim 2, wherein it is a non-connection pads.
  4. 前記第1および前記第2のパッド列は、前記チップの中央部分に、前記チップの長辺方向に沿って平行な直線状にそれぞれ配置されていることを特徴とする請求項1から3のいずれか1項記載の半導体装置。 Said first and said second pad row, the central portion of the chip, any of claims 1 to 3, characterized in that are respectively arranged in parallel linearly along the longitudinal direction of the tip one wherein a semiconductor device according.
  5. 前記第2のボンディングワイヤが前記第2のパッド列のパッド間の上を通る、請求項1記載の半導体装置。 Passing over the second bonding wires between pads of said second pad row, the semiconductor device according to claim 1, wherein.
  6. 前記第1および前記第2の回路の一方がノイズ発生源となっている、請求項1から5のいずれか1項に記載の半導体装置。 Wherein one of the first and the second circuit is a noise source, a semiconductor device according to any one of claims 1 to 5.
  7. 前記第1および前記第2の回路のノイズ耐性がそれぞれ異なっていることを特徴とする、請求項1から6のいずれか1項に記載の半導体装置。 The noise immunity of the first and the second circuit is characterized in that are different from each semiconductor device according to any one of claims 1 to 6.
  8. 前記第1および前記第2の回路のうち一方の回路がセンスアンプ回路であり、他方の回路が入力初段回路であることを特徴とする、請求項1から7のいずれか1項に記載の半導体装置。 The circuit of one of the first and the second circuit is a sense amplifier circuit, and wherein the other circuit is an input initial stage circuit, a semiconductor according to any one of claims 1 7 apparatus.
  9. 前記第1および前記第2の回路のうち一方の回路が昇圧電位発生回路であり、他方の回路が入力初段回路またはセンスアンプ回路であることを特徴とする、請求項1から7のいずれか1項に記載の半導体装置。 A circuit is boosted potential generating circuit one of said first and said second circuit, and wherein the other circuit is an input initial stage circuit or sense amplifier circuits, any one of claims 1 to 7 1 the semiconductor device according to claim.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013220676A (en) * 2012-04-13 2013-10-28 Yazaki Corp Junction Box

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092857A (en) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp Semiconductor package
JP2000133725A (en) * 1998-10-26 2000-05-12 Mitsubishi Electric Corp A semiconductor memory device
US7214566B1 (en) * 2000-06-16 2007-05-08 Micron Technology, Inc. Semiconductor device package and method
US7323772B2 (en) * 2002-08-28 2008-01-29 Micron Technology, Inc. Ball grid array structures and tape-based method of manufacturing same
US7550842B2 (en) * 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
JP2008198841A (en) 2007-02-14 2008-08-28 Elpida Memory Inc Semiconductor device
JP2009038142A (en) 2007-07-31 2009-02-19 Elpida Memory Inc Semiconductor stacked package
US8058720B2 (en) * 2008-11-19 2011-11-15 Mediatek Inc. Semiconductor package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013220676A (en) * 2012-04-13 2013-10-28 Yazaki Corp Junction Box

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