JP2017174931A - 配線基板 - Google Patents
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Abstract
【解決手段】コア基板1aと、絶縁層1bと、信号用配線導体2Sおよび接地用配線導体2G、ならびに電源用配線導体2Pと、第1半導体素子S1が搭載される第1搭載部X1と、第1搭載部X1に隣接して形成されており、第2半導体素子S2が搭載される第2搭載部X2と、第1搭載部X1に形成されており、第1半導体素子S1の信号用電極と接続される多数の第1半導体素子接続パッド5Sと、第2搭載部X2に形成されており、第2半導体素子S2の信号用電極と接続される多数の第2半導体素子接続パッド6Sと、第1半導体素子接続パッド5Sと第2半導体素子接続パッド6Sとを接続する多数の信号用接続導体7Sとを具備して成る配線基板Aであって、信号用接続導体7Sは、コア基板1aの上面側のみを経由する第1配線群と、コア基板1aの下面側を経由する第2配線群とを有している。
【選択図】図1
Description
従来の配線基板Bは、絶縁基板21と、配線導体22とを備えている。
コア基板21aには、複数のスルーホール23が形成されている。
ビルドアップ用の絶縁層21bには、複数のビアホール24が形成されている。
絶縁基板21の上面には、第1半導体素子S1が搭載される第1搭載部X1および第2半導体素子S2が搭載される第2搭載部X2が互いに隣接して形成されている。
配線導体22は、信号用配線導体22Sおよび電源用配線導体22P、ならびに接地用配線導体22Gを有している。
信号用配線導体22Sは、絶縁層21bの表面に設けられた多数の細い帯状パターンを有している。
電源用配線導体22Pおよび接地用配線導体22Gは、信号用の帯状パターンに所定の間隔をあけて同一の絶縁層21b表面や、その上層あるいは下層の絶縁層21b表面に形成されたプレーン状パターンを有している。
第1半導体素子接続パッド25は、第1半導体素子S1の信号用電極に接続される多数の信号用の第1半導体接続パッド25Sと、第1半導体素子S1の電源用電極に接続される複数の電源用の第1半導体素子接続パッド25Pと、第1半導体素子S1の接地用電極に接続される複数の接地用の第1半導体素子接続パッド25Gとを含んでいる。
配線導体22の一部は、第2搭載部X2において多数の第2半導体素子接続パッド26を形成している。
第2接続パッド26は、第2半導体素子S2の信号用電極に接続される多数の信号用の第2半導体素子接続パッド26Sと、第2半導体素子S2の電源用電極に接続される複数の電源用の第2半導体素子接続パッド26Pと、第2半導体素子S2の接地用電極に接続される複数の接地用の第2半導体素子接続パッド26Gとを含んでいる。
第1半導体素子接続パッド25と第2半導体素子接続パッド26とは、それぞれ対応するもの同士が配線導体22の一部によって接続されている。
信号用の第1半導体素子接続パッド25Sと信号用の第2半導体素子接続パッド26Sとは、帯状パターンを含む信号用配線導体22Sから成る多数の信号用接続導体27Sにより接続されている。
電源用の第1半導体素子接続パッド25Pと電源用の第2半導体素子接続パッド26Pとは、プレーン状パターンを含む電源用配線導体22Pから成る電源用接続導体27Pにより接続されている。
接地用の第1半導体素子接続パッド25Gと接地用の第2半導体素子接続パッド26Gとは、プレーン状パターンを含む接地用配線導体22Gから成る電源用接続導体27Gにより接続されている。
外部接続パッド28は、信号用の外部接続パッド28Sと、電源用の外部接続パッド28Pと、接地用の外部接続パッド28Gとを含んでいる。
外部接続パッド28には、外部回路基板の配線導体が半田を介して接続される。
これにより、第1および第2半導体素子S1、S2が、外部回路基板と電気的に接続される。
しかし、信号用の第1および第2半導体素子接続パッド25S、26Sは、各々がおよそ2000個程度あり、両者を接続する信号用接続導体27Sの配線数も2000本程度にのぼることから、信号用接続導体27Sを形成するためにコア基板21a上面側に多数の絶縁層21bが必要になる。
また、配線基板Bの反りを低減するために、コア基板21aを中心に上面側と下面側との絶縁層数を対称にして上下のバランスを取るためにコア基板21a下面側にも多数の絶縁層21bを形成する必要がある。
その結果、配線基板の層数が増大してしまい配線基板の薄型化を図ることができないという問題がある。
を具備して成る配線基板であって、信号用接続導体は、ビアホールを介してコア基板の上面側の絶縁層表面のみを経由する第1配線群と、スルーホールおよびビアホールを介してコア基板の下面側の絶縁層を経由する第2配線群とを有していることを特徴とするものである。
このため、第2配線群が経由する下面側の絶縁層の分だけ上面側の絶縁層の数を減らすことができる。同時に、上面側の絶縁層とのバランスをとるために設けていた下面側の絶縁層の層数を減らすことができる。したがって、絶縁層の層数の増大を抑えて薄型化が可能な配線基板を提供することができる。
図1は、近接して搭載される半導体素子付近の状態を示す配線基板Aの要部概略断面図である。
本発明の配線基板Aは、絶縁基板1と、配線導体2と、を備えている。
コア基板1aには、複数のスルーホール3が形成されている。スルーホール3には、信号用のスルーホール3Sと電源用のスルーホール3Pと接地用のスルーホール3Gとがある。スルーホール3の直径は、50〜300μm程度であり、例えばブラスト加工やドリル加工により形成される。
ビルドアップ用の絶縁層1bには、複数のビアホール4が形成されている。ビアホール4には、信号用のビアホール4Sと電源用のビアホール4Pと接地用のビアホール4Gとがある。ビアホール4の直径は50〜100μm程度であり、例えばレーザー加工により形成される。
絶縁基板1の上面には、第1半導体素子S1が搭載される第1搭載部X1および第2半導体素子S2が搭載される第2搭載部X2が互いに隣接して形成されている。
コア基板1aおよび絶縁層1bは、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る。
配線導体2は、信号用配線導体2Sおよび電源用配線導体2P、ならびに接地用配線導体2Gを有している。
信号用配線導体2Sは、絶縁層1bの表面に設けられた多数の細い帯状パターンを有している。
電源用配線導体2Pおよび接地用配線導体2Gは、信号用配線導体2Sに所定の間隔をあけて同一の絶縁層1b表面や、その上層あるいは下層の絶縁層1b表面に形成されたプレーン状パターンを有している。
配線導体2は、例えば周知のセミアディティブ法やサブトラクティブ法により、銅めっき等の良導電性金属により形成される。
第1半導体素子接続パッド5は、信号用の第1半導体素子接続パッド5Sおよび電源用の第1半導体素子接続パッド5P、ならびに接地用の第1半導体素子接続パッド5Gを有している。
信号用の第1半導体素子接続パッド5Sは、第1半導体素子S1の信号用電極に接続される。電源用の第1半導体素子接続パッド5Pは、第1半導体素子S1の電源用電極に接続される。接地用の第1半導体素子接続パッド5Gは、第1半導体素子S1の接地用電極に接続される。
配線導体2の一部は、第2搭載部X2において多数の第2半導体素子接続パッド6を形成している。
第2半導体素子接続パッド6は、信号用の第2半導体素子接続パッド6Sおよび電源用の第2半導体素子接続パッド6P、ならびに接地用の第2半導体素子接続パッド6Gを有している。
信号用の第2半導体素子接続パッド6Sは、第2半導体素子S2の信号用電極に接続される。電源用の第2半導体素子接続パッド6Pは、第2半導体素子S2の電源用電極に接続される。接地用の第2半導体素子接続パッド6Gは、第2半導体素子S2の接地用電極に接続される。
第1半導体素子接続パッド5と第2半導体素子接続パッド6とは、それぞれ対応するもの同士が配線導体2の一部によって接続されている。
信号用の第1半導体素子接続パッド5Sと信号用の第2半導体素子接続パッド6Sとは、帯状パターンを含む信号用配線導体2Sから成る多数の信号用接続導体7Sにより接続されている。
電源用の第1半導体素子接続パッド5Pと電源用の第2半導体素子接続パッド6Pとは、プレーン状パターンを含む電源用配線導体2Pから成る電源用接続導体7Pにより接続されている。
接地用の第1半導体素子接続パッド5Gと接地用の第2半導体素子接続パッド6Gとは、プレーン状パターンを含む接地用配線導体2Gから成る接地用接続導体7Gにより接続されている。
なお、信号用の第1および第2半導体素子接続パッド5S、6Sは、第1および第2半導体素子S1、S2の演算系統に対応して、例えば40系統に分類されている。一系統当たりのパッド数は約50個であり、同一系統に属する信号用の第1および第2半導体素子接続パッド5S、6S同士が約50本の信号用接続導体7Sによって接続される。
そして、全演算系統の内、半数の系統に対応する信号用接続導体7Sが、信号用のビアホール4Sを介してコア基板1aの上面側の絶縁層1bの表面みを経由する第1配線群を形成している。全演算系統の内、残り半数の系統に対応する信号用接続導体7Sが、信号用のスルーホール3Sおよび信号用のビアホール4Sを介してコア基板1aの下面側を経由する第2配線群を形成している。
なお、信号用のスルーホール3Sが互いに隣接して配設される場合には、信号用のスルーホール3S同士の間に、接地用のスルーホール3Gを配設することが好ましい。これにより、信号用のスルーホール3S同士の間に生じるノイズの干渉を低減することができる。
外部接続パッド8は、信号用の外部接続パッド8Sと、電源用の外部接続パッド8Pと、接地用の外部接続パッド8Gとを含んでいる。
外部接続パッド8には、外部回路基板の配線導体が半田を介して接続される。
これにより、第1および第2半導体素子S1、S2が、外部回路基板と電気的に接続される。
このため、第2配線群が経由する下面側の絶縁層1bの分だけ上面側の絶縁層1bの数を減らすことができる。同時に、上面側の絶縁層1bとのバランスをとるために設けていた下面側の絶縁層1bの層数を減らすことができる。したがって、絶縁層1bの層数の増大を抑えて薄型化が可能な配線基板を提供することができる。
1b 絶縁層
2G 接地用配線導体
2P 電源用配線導体
2S 信号用配線導体
3 スルーホール
4 ビアホール
5S 信号用の第1半導体素子接続パッド
6S 信号用の第2半導体素子接続パッド
7S 信号用接続導体
S1 第1半導体素子
S2 第2半導体素子
X1 第1搭載部
X2 第2搭載部
Claims (3)
- 複数のスルーホールを有するコア基板と、
該コア基板の上下面にそれぞれ複数層が積層されており、各層に複数のビアホールを有する絶縁層と、
前記コア基板表面およびスルーホール内、ならびに前記絶縁層表面およびビアホール内に形成された信号用配線導体および接地用配線導体、ならびに電源用配線導体と、
最上層の前記絶縁層表面に形成されており、第1半導体素子が搭載される第1搭載部と、
前記第1搭載部に隣接して形成されており、第2半導体素子が搭載される第2搭載部と、
前記第1搭載部に形成されており、前記第1半導体素子の信号用電極と接続される多数の信号用の第1半導体素子接続パッドと、
前記第2搭載部に形成されており、前記第2半導体素子の信号用電極と接続される多数の信号用の第2半導体素子接続パッドと、
前記信号用導体の一部から成り、互いに対応する前記信号用の第1半導体素子接続パッドと信号用の第2半導体素子接続パッドとを電気的に接続する多数の信号用接続導体と、
を具備して成る配線基板であって、
前記信号用接続導体は、ビアホールを介して前記コア基板の上面側の前記絶縁層表面のみを経由する第1配線群と、前記スルーホールおよびビアホールを介して前記コア基板の下面側の前記絶縁層表面を経由する第2配線群とを有していることを特徴とする配線基板。 - 前記信号用接続導体が経由する前記スルーホール同士の間には、前記接地用導体が形成された前記スルーホールが配設されていることを特徴とする請求項1に記載の配線基板。
- 前記信号用接続導体は、半数が前記第1配線群であり、残り半数が前記第2配線群であることを特徴とする請求項1または2に記載の配線基板。
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