JP2015159167A - プリント配線板及びプリント配線板の製造方法 - Google Patents

プリント配線板及びプリント配線板の製造方法 Download PDF

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Abstract

【課題】 複数の電子部品間の信号線を高密度で形成し、かつ実装信頼性が高いプリント配線板を提供する。
【解決手段】 プリント配線板は、第１パッド５８ＧＰと配線構造体２０を備える。配線構造体２０は、第２導体層３８と、第２導体層上に積層された第２絶縁層４０と、第２絶縁層上に形成された第３パッド４８Ｐを含む第３導体層４８とを備える。第１パッド５８ＧＰの上表面と、第３パッド４８Ｐの上表面とは、同一の平面上に位置する。このため、第１パッド、第３パッドに実装されるＩＣチップとの接続信頼性が高い。
【選択図】 図３

Description

本発明は、複数の電子部品を搭載するプリント配線板、及び該プリント配線板の製造方法に関する。
ＩＣチップのファインピッチ化と信頼性を両立させるため、ＩＣチップを複数のＩＣチップに分割することが行われている。特許文献１には、プリント配線板の設けたキャビティに耐熱性基板を収容し、該耐熱性基板上にＣＰＵとメモリー間の接続配線を設ける構成が開示されている。
特開２０１１−２１１１９４号公報
特許文献１では、プリント配線板と別構成の耐熱性基板を組み合せるため、製造工程が複雑になる。
本発明の目的は、複数の電子部品間の信号線を高密度で形成し、かつ実装信頼性が高いプリント配線板及び該プリント配線板の製造方法を提供することである。
本発明に係るプリント配線板は、絶縁層と、前記絶縁層の表面に形成された導体層と、前記絶縁層を貫通し該絶縁層の前記導体層を反対面へ接続するビア導体とを備え、前記導体層及び前記絶縁層が交互に積層されてなり、第１絶縁層と、前記第１絶縁層上に形成されている第１パッドを含む第１導体層とを有する。そして、前記第１絶縁層上に形成された第２パッドを含む第２導体層と、前記第２導体層上に積層された第２絶縁層と、前記第２絶縁層上に形成された、第３パッドを含む第３導体層と、前記第２絶縁層を貫通し前記第２パッドと前記第３導体層とを接続するビア導体とから成る配線構造体を備え、前記配線構造体の前記第２導体層及び前記第３導体層は、前記第１導体層に電気的に接続されていない。
本発明に係るプリント配線板の製造方法は、導体層及び絶縁層を交互にビルドアップ積層することと、最外層の絶縁層を形成することと、前記最外層の絶縁層上にビア用の第１開口を形成することと、前記最外層の絶縁層上及び前記第１開口内に第１シード層を形成することと、前記最外層の絶縁層上であって、配線構造体形成位置を含む第１導体層の非形成部位に第１めっきレジストを形成することと、電解めっきにより、前記第１開口内にビア導体を形成すると共に、前記第１導体層を形成することと、前記第１めっきレジストを剥離することと、前記最外層の絶縁層上であって、第２導体層の非形成部位に第２めっきレジストを形成することと、電解めっきにより、前記第２導体層を形成することと、前記第２めっきレジストを剥離することと、前記第１導体層、前記第２導体層の非形成部の前記第１シード層を除去することと、前記最外層の絶縁層上及び前記第２導体層上に第２開口を有する第２絶縁層を形成することと、前記第２絶縁層上及び前記第２開口内に第２シード層を形成することと、前記第２絶縁層上であって、第３導体層の非形成部位に第３めっきレジストを形成することと、電解めっきにより、前記第２開口内にビア導体を形成すると共に、前記第３導体層を、該第３導体層の上表面と前記第１導体層の上表面とが同一の平面上に位置するように形成することと、前記第３めっきレジストを剥離することと、前記第３導体層の非形成部の前記第２シード層を除去することと、を含む。
本発明のプリント配線板は、第１導体層の形成された最外層の層間絶縁層上に、第２導体層と第３導体層との２層の導体層を形成するため、複数のＩＣチップ間の信号線を構成する第２導体層と第３導体層をファインピッチ化に形成できる。第２導体層、第３導体層は、プリント配線板のビルドアップ層として形成できるため、形成が容易で、信頼性が高い。
更に、第１パッドの上表面と、第２絶縁層上の第３パッドの上表面とは、同一の平面上に位置する。このため、第１パッド、第３パッドに実装されるＩＣチップとの接続信頼性が高い。また、第２導体層、第２絶縁層、第３導体層を合わせた厚みが、第１導体層の厚みと同一であるため、第２導体層、第３導体層が薄くファインピッチに形成できる。
本発明の第１実施形態に係るプリント配線板の断面図である。 第１実施形態のプリント配線板の断面図である。 図３（Ａ）は図１中の破線で囲まれた配線構造体を拡大して示す断面図であり、図３（Ｂ）は配線構造体の平面図であり、図３（Ｃ）は、図３（Ａ）中の楕円Ｃで囲まれた部位を拡大して示す図である。 第１実施形態のプリント配線板の製造工程図である。 第１実施形態のプリント配線板の製造工程図である。 第１実施形態のプリント配線板の製造工程図である。 第１実施形態のプリント配線板の製造工程図である。 第１実施形態のプリント配線板の製造工程図である。 第１実施形態のプリント配線板の製造工程図である。 図１０（Ａ）は、ＩＣチップ実装前のプリント配線板の平面図であり、図１０（Ｂ）は、ＩＣチップ実装後のプリント配線板の平面図である。 図１１（Ａ）は第１導体層の平面図であり、図１１（Ｂ）は第３導体層の平面図であり、図１１（Ｃ）は第２導体層の平面図である。 第２実施形態のプリント配線板の製造工程図である。
[第１実施形態]
図１に本発明の第１実施形態に係るプリント配線板１０の断面が示されている。そのプリント配線板１０は、コア基板８０を有する。コア基板８０は、第１面（Ｆ）とその第１面と反対側の第２面（Ｓ）を有する絶縁基材８０ｚと絶縁基材の第１面上の導体層８４Ａと絶縁基材の第２面上の導体層８４Ｂと導体層８４Ａと導体層８４Ｂを接続しているスルーホール導体８６で形成されている。スルーホール導体８６は、絶縁基材に形成されている貫通孔８１内をめっき膜で充填することにより形成される。
コア基板の第１面と絶縁基材の第１面は同じ面であり、コア基板の第２面と絶縁基材（絶縁基板）の第２面は同じ面である。コア基板８０の第１面Ｆ上に第１ビルドアップ層５００Ｆが形成されている。第１ビルドアップ層５００Ｆはコア基板８０の第１面Ｆ上に形成されている４層の層間樹脂絶縁層５０Ａ、５０Ｃ、５０Ｅ、５０Ｇを有する。
第４の層間樹脂絶縁層５０Ａ上に導体層５８Ａが形成されている。第４の層間樹脂絶縁層５０Ａと導体層５８Ａ上に第３の層間樹脂絶縁層５０Ｃが形成されている。第３の層間樹脂絶縁層５０Ｃ上に導体層５８Ｃが形成されている。第３の層間樹脂絶縁層５０Ｃと導体層５８Ｃ上に第２の層間樹脂絶縁層５０Ｅが形成されている。第２の層間樹脂絶縁層５０Ｅ上に導体層５８Ｅが形成されている。第２の層間樹脂絶縁層５０Ｅと導体層５８Ｅ上に第１の層間樹脂絶縁層５０Ｇが形成されている。第１の層間樹脂絶縁層５０Ｇ上に第１導体層５８Ｇが形成されている。第１ビルドアップ層は、第１導体層５８Ｇと導体層５８Ｅと導体層５８Ｃと導体層５８Ａを有する。異なる層の導体層８４Ａ、５８Ａ、５８Ｃ、５８Ｅ、５８Ｇは層間樹脂絶縁層を貫通するビア導体６０Ａ、６０Ｃ、６０Ｅ、６０Ｇで接続される。
コア基板３０の第２面Ｓ上に第２ビルドアップ層５００Ｓが形成されている。第２ビルドアップ層５００Ｓの層構成は第１ビルドアップ層と同様である。第２ビルドアップ層５００Ｓは４層の層間樹脂絶縁層５０Ｂ、５０Ｄ、５０Ｆ、５０Ｈを有する。第２ビルドアップ層は交互に積層されている層間樹脂絶縁層５０Ｂ、５０Ｄ、５０Ｆ、５０Ｈと導体層８４Ｂ、５８Ｂ、５８Ｄ、５８Ｆ、５８Ｈで形成されていて、異なる層の導体層は層間樹脂絶縁層に形成れているビア導体６０Ｂ、６０Ｄ、６０Ｆ、６０Ｈで接続されている。
図２は、プリント配線板のビルドアップ層５００Ｆ、５００Ｓ上にソルダーレジスト層７０Ａ、７０Ｂが形成され、第１ＩＣチップ１１０Ａ、第２ＩＣチップ１１０Ｂが実装された状態を示す断面図である。図１０（Ａ）は、ＩＣチップ実装前のプリント配線板１０の平面図であり、図１０（Ｂ）は、第１ＩＣチップ１１０Ａ、第２ＩＣチップ１１０Ｂ実装後のプリント配線板１０の平面図である。第１ＩＣチップ１１０Ａはデジタル部を、第２ＩＣチップ１１０Ｂはアナログ部を構成し、第１ＩＣチップ１１０Ａと第２ＩＣチップ１１０Ｂとでプロセッサーの機能を成す。
図２に示されるように、第１の層間樹脂絶縁層（最外層の層間絶縁層）５０Ｇ上に第１導体層５８Ｇが形成されている。第１の層間樹脂絶縁層５０Ｇ上にソルダーレジスト層７０Ａが形成され、ソルダーレジスト層７０Ａの開口７１Ａが、第１パッド５８ＧＰを露出する。第１パッド５８ＧＰに、ＩＣチップの第１端子１１４Ｍが、第１半田バンプ１１２Ｍを介して接続されている。第１パッド５８ＧＰは、第１導体層５８Ｇに含まれる。第２ビルドアップ層５００Ｓ上にソルダーレジスト層７０Ｂが形成され、ソルダーレジスト層７０Ｂの開口７１ＢにＢＧＡバンプ７６Ｂが形成されている。
ソルダーレジスト層７０Ａの中央側には、開口７１ＡＡが形成され、最外層の層間絶縁層５０Ｇ上に形成された配線構造体２０を露出させている。配線構造体２０は、第１ＩＣチップ１１０Ａ、第２ＩＣチップ１１０Ｂ間のバスラインを構成する。
図３（Ａ）は図１中の破線で囲まれた配線構造体２０を拡大して示す。図３（Ｂ）は配線構造体２０の平面図であり、図３（Ｂ）中のＸ１−Ｘ１断面が、図３（Ａ）に対応する。図３（Ｃ）は、図３（Ａ）中の楕円Ｃで囲まれた部位を拡大して示す。
配線構造体２０は、最外層の層間絶縁層５０Ｇ上に形成された第２パッド３８、第２配線ライン３６と、第２パッド３８、第２配線ライン３６上に形成された第２絶縁層４０と、第２絶縁層４０上に形成された第３パッド４８Ｐ、第３配線ライン４６と、第２絶縁層４０を貫通し第２パッド３８と第３パッド４８Ｐとを接続するビア導体４８Ｖとから成る。
ビア導体４８Ｖ及び第３配線ライン４６は、シード層４２と電解銅めっき層４４とから成る。第２パッド３８及び第２配線ライン３６は、シード層３２と電解銅めっき層３４とから成る。第１導体層５８Ｇ、ビア導体６０Ｇは、シード層３２と電解銅めっき層４９から成る。第２パッド３８、第２配線ライン３６と、第１導体層５８Ｇ、ビア導体６０Ｇは、共通のシード層３２を有する。
配線構造体２０の形成された最外層の層間絶縁層５０Ｇの下層には、導体層５８Ｅの一部を構成し、アース層として用いられるプレーン層５８ＥＥが形成されている。該プレーン層５８ＥＥにより、第２配線ライン３６がマイクロストリップライン構造が取られる。これにより、第２配線ライン３６の伝送速度が向上する。
図３（Ａ）中に示されるように、第１導体層５８Ｇの上面、ビア導体６０Ｇの上面の第１パッド５８ＧＰと、ビア導体４８Ｖの上面の第３パッド４８Ｐとは、同一の平面上に位置する。即ち、層間絶縁層５０Ｇの上面から第１パッド５８ＧＰ、第３パッド４８Ｐまでの高さｔ１は、１５μｍで同じである。
図３（Ｃ）中に示されるように、第２パッド３８及び第２配線ライン３６の高さｔ２は、２〜３μｍである。ビア導体４８Ｖのランド及び第３配線ライン４６の第２絶縁層上面からの高さｔ３は、４〜６μｍである。第２絶縁層４０の絶縁距離ｄ２は、上述したように、ビア導体６０Ｇの上面の第１パッド５８ＧＰと、ビア導体４８Ｖの上面の第３パッド４８Ｐとを同一の平面上にするように調整されている。
図２中に示されるように、第１パッド５８ＧＰに、ＩＣチップの第１端子１１４Ｍが、第１半田バンプ１１２Ｍを介して接続されている。第３パッド４８Ｐに、ＩＣチップの第３端子１１４Ｓが、第３半田バンプ１１２Ｓを介して接続されている。
図１１（Ａ）は、第１導体層５８Ｇを構成する第１パッド５８ＧＰ及び第１配線ライン５８ＧＬの平面図であり、図１１（Ｂ）は、第３導体層４８を構成する第３パッド４８Ｐ及び第３配線ライン４６の平面図であり、図１１（Ｃ）は、第２導体層３８を構成する第２パッド３８Ｐ及び第２配線ライン３６の平面図である。図１１（Ａ）中に示されるように、第１パッド５８ＧＰの径ａ１は５０〜１００μｍで、ピッチｐ１は１００〜１５０μｍである。第１配線ライン５８ＧＬのライン幅Ｌ１は、１０〜２０μｍ、スペース幅Ｓ１は、１０〜２０μｍである。図１１（Ｂ）中に示されるように、第３パッド４８Ｐの径ａ３は２０〜３０μｍで、ピッチｐ３は４０〜６０μｍである。第３配線ライン４６のライン幅Ｌ３は３μｍ、スペース幅Ｓ３は３μｍである。そして、第３パッド４８Ｐと配線ライン４６との最小間隔ｅ３は５μｍである。図１１（Ｃ）中に示されるように、第２パッド４３Ｐの径ａ２は１５〜２５μｍで、ピッチｐ２は４０〜６０μｍである。第２配線ライン３６のライン幅Ｌ２は２μｍ、スペース幅Ｓ２は２μｍである。そして、第２パッド３８Ｐと配線ライン３６との最小間隔ｅ２は３μｍである。
即ち、第１パッド５８ＧＰの径ａ１＞第３パッド４８Ｐの径ａ３＞第２パッド８８Ｐの径ａ２であり、第１パッド５８ＧＰのピッチｐ１＞第３パッド４８Ｐのピッチｐ３＞又は＝第２パッド８８Ｐのピッチｐ２である。また、第１配線ライン５８ＧＬのライン幅Ｌ１／スペースＳ１＞第３配線ライン４６のライン幅Ｌ３／スペースＳ３＞第２配線ライン３６のライン幅Ｌ２／スペースＳ２である。
ビア導体４８Ｖ及び第３配線ライン４６から成る第３導体層４８、第２パッド３８Ｐ及び第２配線ライン３６から成る第２導体層３８は、第１導体層５８Ｇと接続されていない。
更に、第１パッド５８ＧＰの上表面と、第３パッド４８Ｐの上表面とは、同一の平面上に位置する。このため、第１パッド、第３パッドに実装されるＩＣチップとの接続信頼性が高い。また、第２導体層３８、第２絶縁層４０、第３導体層４８を合わせた厚みが、第１導体層５８Ｇの厚みと同一（ｔ１）であるため、第２導体層、第３導体層が薄い。第２導体層、第３導体層をファインピッチに形成できる。
[第１実施形態の製造方法]
第１実施形態のプリント配線板は、コア基板を有するプリント配線板であってもコアレス基板であっても良い。コア基板を有するプリント配線板やその製造方法は、例えば、ＪＰ２００７２２７５１２Ａに示されている。コアレス基板やその製造方法は、例えば、ＪＰ２００５２３６２４４Ａに示されている。
図４〜図９に配線構造体２０の製造方法が示される。
図４（Ａ）は、図１中に示す最外層の樹脂絶縁層（第１層間絶縁層）５０Ｇの形成された状態を示す。該最外層の樹脂絶縁層５０Ｇ上には銅箔４７が積層されている。
レーザにより、最外層の樹脂絶縁層５０Ｇにビア用開口５０Ｇａが形成される（図４（Ｂ）。銅箔がエッチングで剥離された後、無電解めっき又はスパッタによりシード層３２が、最外層の樹脂絶縁層５０Ｇ上及びビア用開口５０Ｇａ内に形成される（図４（Ｃ））。シード層３２上に所定パターンのめっきレジスト３１が形成される（図４（Ｄ））。
電解銅めっきにより、めっきレジスト３１の非形成部に銅めっき層４９が形成され、ビア用開口５０Ｇａ内にビア導体６０Ｇが、そして、第１導体層５８Ｇが形成される（図５（Ａ））。ビア導体６０Ｇ、第１導体層５８Ｇは、シード層３２及び銅めっき層４９から成る。めっきレジストが剥離される（図５（Ｂ））。シード層３２を除去することなく、シード層３２及び第１導体層上にポジティブめっきレジスト液３３αが塗布される（図５（Ｃ））。
露光・現像処理を経て、めっきレジスト３３が形成される（図６（Ａ））。レジスト３３のパターンは図１１（Ｃ）に示される第２配線ラインのライン幅Ｌ２：２μｍ、スペース幅Ｓ２：２μｍを形成する。めっきレジスト３３の非形成部に銅めっき層３４が形成され、第２パッド３８Ｐ、第２配線ライン３６を含む第２導体層３８が形成される（図６（Ｂ））。めっきレジストが剥離される（図６（Ｃ））。
第１導体層５８Ｇ、第２導体層３８の非形成部分のシード層３２が除去される（図７（Ａ））。感光性のレジスト液４０αが最上の層間樹脂絶縁層５０Ｇ上に塗布され（図７（Ｂ））、露光・現像によりビア用開口４０ａを備える第２絶縁層４０が形成される（図７（Ｃ））。
第２絶縁層４０上及びビア用開口４０ａ内にシード層４２が形成される（図８（Ａ））。図８（Ａ）中では、第１導体層５８Ｇ上、最上の層間樹脂絶縁層５０Ｇ上にもシード層４２が形成されているが、シード層４２は、第２絶縁層４０上及びビア用開口４０ａ内にのみ形成することも可能である。シード層４２上にポジティブめっきレジスト液４３αが塗布される（図８（Ｂ））。露光・現像処理を経て、めっきレジスト４３が形成される（図８（Ｃ））。めっきレジスト４３のパターンが形成される。めっきレジスト４３のパターンは、図１１（Ｂ）に示される第３配線ラインのライン幅Ｌ３：３μｍ、スペース幅Ｓ３：３μｍを形成する。
めっきレジスト４３の非形成部に銅めっき膜４４が形成され、第３パッド４８Ｐを上面に有するビア導体４８Ｖ、第３配線ライン４６を備える第３導体層４８が形成される（図９（Ａ））。めっきレジストが剥離される（図９（Ｂ））。第３導体層４８の非形成部分のシード層４２が除去される（図９（Ｃ））。図１中に示す配線構造体２０が完成する。
図２に示されるように、ビルドアップ層５００Ｆ上に開口７１Ａ、開口７１ＡＡを備えるソルダーレジスト層７０Ａが形成され、ビルドアップ層５００Ｓ上に開口７１Ｂを備えるソルダーレジスト層７０Ｂが形成される。ソルダーレジスト層７０Ｂの開口７１ＢにＢＧＡバンプ７６Ｂが形成される。該開口７１Ｂ内に保護膜７２を形成することができる。ＩＣチップ１１０Ａ、１１０Ｂがプリント配線板に実装される。プリント配線板の第１パッド５８ＧＰに、ＩＣチップの第１端子１１４Ｍが、第１半田バンプ１１２Ｍを介して接続され、プリント配線板の第３パッド４８Ｐに、ＩＣチップの第３端子１１４Ｓが、第３半田バンプ１１２Ｓを介して接続される。
第１パッド５８ＧＰの上表面と、第３パッド４８Ｐの上表面とは、同一の平面上に位置する。このため、第１パッド、第３パッドに実装されるＩＣチップとの接続信頼性が高い。また、第２導体層３８、第２絶縁層４０、第３導体層４８を合わせた厚みが、第１導体層５８Ｇの厚みと同一（ｔ１）であるため（図３（Ａ）参照）、第２導体層、第３導体層が薄く、第２導体層、第３導体層がファインピッチに形成できる。
第１実施形態のプリント配線板で、第２導体層、第３導体層は、プリント配線板のビルドアップ層として形成されるため、形成が容易で、信頼性が高い。
[第２実施形態]
図１２に本発明の第２実施形態に係るプリント配線板１０の製造方法が示される。
図１２（Ａ）に、図１中に示す最外層の樹脂絶縁層（第１層間絶縁層）５０Ｇの形成された状態が示される。該最外層の樹脂絶縁層５０Ｇ上には銅箔が積層されていない。樹脂絶縁層５０Ｇの表面は粗化されない。
レーザにより、最外層の樹脂絶縁層５０Ｇにビア用開口５０Ｇａが形成される（図１２（Ｂ）。無電解めっき又はＴｉ／Ｃｕスパッタによりシード層３２ｂが、最外層の樹脂絶縁層５０Ｇ上及びビア用開口５０Ｇａ内に形成される（図１２（Ｃ））。以降の工程は図４（Ｄ）〜図９に示された第１実施形態と同様である。
１０ プリント配線板
２０ 配線構造体
３６ 第２配線ライン
３８ 第２配線層
３８Ｐ 第２パッド
４０ 第２絶縁層
４６ 第３配線ライン
４８ 第３配線層
４８Ｐ 第３パッド
５０Ｇ 第１層間樹脂絶縁層
５８Ｇ 第１導体層
５８ＧＰ 第１パッド

Claims (16)

  1. 絶縁層と、
    前記絶縁層の表面に形成された導体層と、
    前記絶縁層を貫通し該絶縁層の前記導体層を反対面へ接続するビア導体とを備え、前記導体層及び前記絶縁層が交互に積層されてなり、第１絶縁層と、前記第１絶縁層上に形成されている第１パッドを含む第１導体層とを有するプリント配線板であって、
    前記第１絶縁層上に形成された第２パッドを含む第２導体層と、
    前記第２導体層上に積層された第２絶縁層と、
    前記第２絶縁層上に形成された、第３パッドを含む第３導体層と、
    前記第２絶縁層を貫通し前記第２パッドと前記第３導体層とを接続するビア導体とから成る配線構造体を備え、
    前記配線構造体の前記第２導体層及び前記第３導体層は、前記第１導体層に電気的に接続されていない。
  2. 請求項１のプリント配線板であって、
    前記第１絶縁層は、最外層の層間絶縁層である。
  3. 請求項１のプリント配線板であって、
    前記第１パッドの上表面と、前記第３パッドの上表面とは、同一の平面上に位置する。
  4. 請求項１のプリント配線板であって、
    前記第１導体層と前記第２導体層とは同一のシード層を有する。
  5. 請求項４のプリント配線板であって、
    前記シード層は、無電解Cuめっき層又はスパッタにより形成されるＴｉ/Ｃｕ層である。
  6. 請求項１のプリント配線板であって、
    前記第２絶縁層は感光性樹脂から成る。
  7. 請求項１のプリント配線板であって、
    前記配線構造体の直下で、前記第１絶縁層の下層にプレーン層が形成されている。
  8. 請求項７のプリント配線板であって、
    前記プレーン層はアース層である。
  9. 請求項１のプリント配線板であって、
    前記第３パッドは、第１ＩＣチップ、第２ＩＣチップ接続用であり、
    前記第２導体層及び前記第３導体層は、前記第１ＩＣチップと前記第２ＩＣチップとの間のバスラインを構成する。
  10. 請求項１のプリント配線板であって、
    プリント配線板の外周側に前記第１パッドが配置され、
    前記第１パッドの内周側に前記第３パッドが配置される。
  11. 請求項１のプリント配線板であって、
    前記第３導体層は配線を含み、該配線と前記第３パッドとの絶縁距離は、前記配線間の絶縁距離よりも広い。
  12. 請求項１のプリント配線板であって、
    前記第３パッドの厚みは、前記第２パッドの厚みよりも厚い。
  13. 請求項１のプリント配線板であって、
    前記第２導体層の配線幅は、前記第３導体層の配線幅よりも狭い。
  14. 請求項１３のプリント配線板であって、
    前記第３導体層の配線幅は、前記第１導体層の配線幅よりも狭い。
  15. 請求項１のプリント配線板であって、
    前記第１パッドのピッチは、前記第３パッドとのピッチよりも大きい。
  16. プリント配線板の製造方法であって、
    導体層及び絶縁層を交互にビルドアップ積層することと、
    最外層の絶縁層を形成することと、
    前記最外層の絶縁層上にビア用の第１開口を形成することと、
    前記最外層の絶縁層上及び前記第１開口内に第１シード層を形成することと、
    前記最外層の絶縁層上であって、配線構造体形成位置を含む第１導体層の非形成部位に第１めっきレジストを形成することと、
    電解めっきにより、前記第１開口内にビア導体を形成すると共に、前記第１導体層を形成することと、
    前記第１めっきレジストを剥離することと、
    前記最外層の絶縁層上であって、第２導体層の非形成部位に第２めっきレジストを形成することと、
    電解めっきにより、前記第２導体層を形成することと、
    前記第２めっきレジストを剥離することと、
    前記第１導体層、前記第２導体層の非形成部の前記第１シード層を除去することと、
    前記最外層の絶縁層上及び前記第２導体層上に第２開口を有する第２絶縁層を形成することと、
    前記第２絶縁層上及び前記第２開口内に第２シード層を形成することと、
    前記第２絶縁層上であって、第３導体層の非形成部位に第３めっきレジストを形成することと、
    電解めっきにより、前記第２開口内にビア導体を形成すると共に、前記第３導体層を、該第３導体層の上表面と前記第１導体層の上表面とが同一の平面上に位置するように形成することと、
    前記第３めっきレジストを剥離することと、
    前記第３導体層の非形成部の前記第２シード層を除去することと、を含む。
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