JP2020053562A - プリント配線板及びプリント配線板の製造方法 - Google Patents

Abstract

【課題】 微細な伝送ラインの信頼性が高いプリント配線板の提供【解決手段】 熱膨張係数９〜３０ｐｐｍの高熱膨張係数のガラス板３０が用いられることで、ガラス板３０と第２配線板１０の第１絶縁層（熱膨張係数：５７ｐｐｍ）４０、ガラス板３０と第１配線板１１０側の第１層間絶縁層（熱膨張係数：５８ｐｐｍ）１５０Ｆ２との間の熱膨張係数差が小さくなる。【選択図】 図１

Description

本発明は、粗な配線ピッチに形成された第１配線板と、密な配線ピッチに形成された第２配線板とから成る結合型のプリント配線板、および、その製造方法に関する。

近年のＩＣチップの微細化、高集積化に伴い、パッケージ基板の配線ピッチも急速に細線化している。

特許文献１では、支持板上に半導体プロセスで配線密度の高い再配線基板を形成し、再配線基板をプリント配線板に埋め込むプリント配線板の製造方法が開示されている。特許文献２では、支持板上に配線密度の高い副基板を形成し、副基板をプリント配線板上に搭載するプリント配線板の製造方法が開示されている。

特開２０１３−２１４５７８号公報 特開２０１５−５０３１５号公報

[特許文献の課題]
特許文献１では、配線密度の異なる再配線基板をプリント配線板に埋め込むため、再配線基板とプリント配線板との界面で熱膨張係数の違いから配線の信頼性が低下することが考えられる。特許文献２では、配線密度の異なる副基板を主基板上に搭載するため、界面で熱膨張係数の違いから配線の信頼性が低下することが考えられる。

本発明に係る結合型のプリント配線板は、粗な配線ピッチに形成された第１配線板と、密な配線ピッチに形成された第２配線板とから成る。そして、前記第２配線板は、熱膨張係数９〜３０ｐｐｍの支持板と、前記支持板上に形成された第１絶縁層と、前記絶縁層上に形成された第１導体パターンと、前記第１導体パターン上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２導体パターンと、前記第２絶縁層を貫通し、前記第１導体パターンと前記第２導体パターンとを接続するビア導体とを有する。

[実施形態の効果]
本発明の実施形態によれば、支持板上に、第１絶縁層、第１導体パターン、第２絶縁層、第２導体パターンの形成された第２配線板が第１配線板に配置されるため、支持板を有することで第２配線板の剛性が高く、第２配線板と第１配線板との界面での剛性差に起因する配線の信頼性の低下が生じ難い。また、熱膨張係数９〜３０ｐｐｍの高熱膨張係数の支持板が用いられることで、支持板と第２配線板の絶縁層、支持板と第１配線板側の層間絶縁層との間の熱膨張係数差が小さくなり、支持板と第２配線板の絶縁層間、支持板と第１配線板側の層間絶縁層間の熱膨張係数差に起因する配線の信頼性の低下が生じ難い。

本発明の第１実施形態に係るプリント配線板の断面図 第１実施形態の応用例のプリント配線板の断面図 第１実施形態のプリント配線板の平面図 第１実施形態のプリント配線板の第２配線板の断面図 本発明の第２実施形態に係るプリント配線板の断面図 第２実施形態の応用例のプリント配線板の断面図 第１実施形態のプリント配線板の第２配線板の製造工程図 第１実施形態のプリント配線板の第２配線板の製造工程図 第１実施形態のプリント配線板の製造工程図 第１実施形態のプリント配線板の製造工程図 第１実施形態のプリント配線板の製造工程図 第１実施形態のプリント配線板の製造工程図

以下、本発明の実施形態について、図面を参照し説明が成される。なお、図１，図２、図３中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向に相当する配線板の積層方向（又は配線板の厚み方向）を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（又は各層の側方）を指す。配線板の主面は、Ｘ−Ｙ平面となる。また、配線板の側面は、Ｘ−Ｚ平面又はＹ−Ｚ平面となる。積層方向において、配線板のコアに近い側が下層とされ、コアから遠い側が上層とされる。

[第１実施形態]
図１、図２に第１実施形態に係るプリント配線板１１０の断面が示される。
第１実施形態のプリント配線板１１０は、コア基板１３０を有するビルドアップ多層積層基板である。
図２に示されるように、プリント配線板１１０上には、第１半導体素子としてのマイクロプロセッサＭＰＵ（Micro-Processing Unit：ロジック系半導体素子）９２と、第２半導体素子としてのダイナミックラムＤＲＡＭ(Dynamic Random Access Memory：メモリ系半導体素子)９４とが実装され、パッケージ基板が形成される。プリント配線板１１０は、図示されないマザーボード基板上に実装される。プリント配線板と、ＭＰＵ９２、ＤＲＡＭ９４との間は、アンダーフィル樹脂１６８で封止されている。

図１に示されるように、プリント配線板１１０は、第１面Ｆ（Ｚ１側）と第１面Ｆと反対側の第２面Ｓ（Ｚ２側）とを有するコア基板１３０と、コア基板１３０の第１面Ｆ上に形成されている上側のビルドアップ層５５Ｆと、コア基板１３０の第２面Ｓ上に形成されている下側のビルドアップ層５５Ｓ、とを有する。
プリント配線板１１０は、さらに、上側のビルドアップ層５５Ｆ上に形成されている第１ソルダーレジスト層９０Ｆと下側のビルドアップ層５５Ｓ上に形成されている第２ソルダーレジスト層９０Ｓとを有することができる。

コア基板１３０は第１面Ｆと第１面Ｆと反対側の第２面Ｓを有するコア層１２０とコア層の第１面Ｆ上に形成されている第３導体層１３４Ｆとコア層の第２面Ｓ上に形成されている第４導体層１３４Ｓを有する。コア基板は、さらに、コア層を貫通するスルーホール導体１３６を有する。第３導体層１３４Ｆと第４導体層１３４Ｓはスルーホール導体１３６を介して接続されている。

上側のビルドアップ層５５Ｆは、コア基板１３０の第１面Ｆと第３導体層１３４Ｆ上に形成されている第１層間絶縁層１５０Ｆと、第１層間絶縁層１５０Ｆ上に形成されている第１導体層１５８Ｆと、第１層間絶縁層１５０Ｆを貫通し、第１導体層１５８Ｆに接続する第１ビア導体１６０Ｆを有する。第１層間絶縁層１５０Ｆの数と第１導体層１５８Ｆの数は複数であることが好ましい。上側のビルドアップ層５５Ｆの反りを小さくすることができる。上側のビルドアップ層５５Ｆ内のストレスの集中を抑えることができる。図１の例では、第１層間絶縁層１５０Ｆの数は４であり、第１導体層１５８Ｆの数は４である。第１層間絶縁層１５０Ｆと第１導体層１５８Ｆは交互に積層されている。第１層間絶縁層１５０Ｆの数が複数の場合、第１ビア導体１６０Ｆは各第１層間絶縁層１５０Ｆ内に形成されている。第１層間絶縁層１５０Ｆを挟んでいる導体層は第１ビア導体１６０Ｆで接続される。
第１層間絶縁層の数が複数である場合、上側のビルドアップ層５５Ｆはコア基板１３０の直上に形成されている第１層間絶縁層（コア基板上の第１層間絶縁層）１５０Ｆ１とそれ以外の第１層間絶縁層（上側の第１層間絶縁層）１５０Ｆ２、１５０Ｆ３、１５０Ｆ４を有する。上側の第１層間絶縁層１５０Ｆ２、１５０Ｆ３、１５０Ｆ４は第１導体層１５８Ｆで挟まれ、コア基板上の第１層間絶縁層１５０Ｆ１は第１導体層１５８Ｆと第３導体層１３４Ｆで挟まれる。上側の第１層間絶縁層１５０Ｆ２、１５０Ｆ３、１５０Ｆ４を貫通する第１ビア導体１６０Ｆは隣接する第１導体層１５８Ｆを接続する。コア基板上の第１層間絶縁層１５０Ｆ１を貫通する第１ビア導体１６０Ｆは第１導体層１５８Ｆと第３導体層１３４Ｆを接続する。

上側のビルドアップ層５５Ｆ上に第１ソルダーレジスト層１７０Ｆが形成されている。第１ソルダーレジスト層１７０Ｆは、第１導体層１５８Ｆを露出する開口径の相対的に小さな第１開口１７２ＦＡと、開口径の相対的に大きな第２開口１７２ＦＢを有する。第１開口１７２ＦＡから露出される第１導体層は第１パッド１７４ＦＡを形成する。該第１パッド１７４ＦＡにＭＰＵ９２−ＤＲＡＭ９４間の信号伝送用の第１半田バンプ１７６ＦＡが形成されている。第２開口１７２ＦＢから露出される第１導体層は第２パッド１７４ＦＢを形成する。該第２パッド１７４ＦＢにＭＰＵ９２、ＤＲＡＭ９４を実装するための第２半田バンプ１７６ＦＢが形成されている。第１パッド１７４ＦＡと第１半田バンプ１７６ＦＡとの間、第２パッド１７４ＦＢと第２半田バンプ１７６ＦＢとの間には、図示されないニッケルめっき層と金めっき層とが形成されている。

下側のビルドアップ層５５Ｓは、コア基板１３０の第２面Ｓと第４導体層１３４Ｓ上に形成されている第２層間絶縁層１５０Ｓと、第２層間絶縁層１５０Ｓ上に形成されている第２導体層１５８Ｓと、第２層間絶縁層１５０Ｓを貫通し、第２導体層１５８Ｓに接続する第２ビア導体１６０Ｓを有する。第２層間絶縁層１５０Ｓの数と第２導体層１５８Ｓの数は複数であることが好ましい。下側のビルドアップ層５５Ｓの反りを小さくすることができる。下側のビルドアップ層５５Ｓ内のストレスの集中を抑えることができる。図１の例で、第２層間絶縁層１５０Ｓの数は４であり、第２導体層１５８Ｓの数は４である。第２層間絶縁層１５０Ｓと第２導体層１５８Ｓは交互に積層されている。第２層間絶縁層１５０Ｓの数が複数の場合、第２ビア導体１６０Ｓは各第２層間絶縁層１５０Ｓ内に形成されている。第２層間絶縁層１５０Ｓを挟んでいる導体層は第２ビア導体１６０Ｓで接続される。
第２層間絶縁層の数が複数である場合、下側ビルドアップ層５５Ｓはコア基板１３０の直上に形成されている第２層間絶縁層（コア基板上の第２層間絶縁層）１５０Ｓ１とそれ以外の第２層間絶縁層（上側の第２層間絶縁層）１５０Ｓ２、１５０Ｓ３、１５０Ｓ４を有する。上側の第２層間絶縁層１５０Ｓ２、１５０Ｓ３、１５０Ｓ４は第２導体層１５８Ｓで挟まれ、コア基板上の第２層間絶縁層１５０Ｓ１は第２導体層１５８Ｓと第４導体層１３４Ｓで挟まれる。上側の第２層間絶縁層１５０Ｓ２、１５０Ｓ３、１５０Ｓ４を貫通する第２ビア導体１６０Ｓは隣接する第２導体層１５８Ｓを接続する。コア基板上の第２層間絶縁層１５０Ｓ１を貫通する第２ビア導体１６０Ｓは第２導体層１５８Ｓと第４導体層１３４Ｓを接続する。

下側のビルドアップ層５５Ｓ上に第２ソルダーレジスト層１７０Ｓが形成されている。第２ソルダーレジスト層１７０Ｓは、第２導体層１５８Ｓを露出する開口１７２Ｓを有する。第１開口１７２Ｓから露出される第２導体層１５８Ｓはパッド１７４Ｓを形成する。該パッド１７４Ｓに図示されないマザーボードへの搭載用の半田バンプ１７６Ｓが形成されている。パッド１７４Ｓと半田バンプ１７６Ｓとの間には、図示されないニッケルめっき層と金めっき層とが形成されている。

第１実施形態のプリント配線板１１０は、第１配線板１００と、この第１配線板１００の内部に配置された第２配線板１０を含んでいる。第２配線板１０は、多層プリント配線板の配線ルールではなく、後に詳述するようにＩＣやＬＳＩなどの半導体素子の配線ルールに従って配線設計されたものであり、第１配線板１００よりも、配線の密度の指標である、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が微細になるように設計されている。ここで、ラインはパターン幅、スペースはパターン間の間隙を示す。具体的には、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１／１〜５／５（μｍ）、好ましくは３／３〜５／５（μｍ）になるように高い配線密度に形成されている。これは、本実施形態の第１配線板１００を含む通常の多層プリント配線板のＬ／Ｓが１０／１０（μｍ）程度であることに比較すると微細なレベルである。

第１配線板１００は、半導体素子であるＭＰＵ９２及びＤＲＡＭ９４の電源端子Ｖｄｄへの電源の供給ラインと、信号の伝送ラインとを含む（図３参照）。

図４（Ａ）は第２配線板１０の断面を示す。
第２配線板１０は、ガラス板（支持板）３０と、ガラス板３０上の第１絶縁層４０と、第１絶縁層４０上の第１導体パターン４８と、第１導体パターン４８上の第２絶縁層５０と、第２絶縁層５０上の第２導体パターン５８と、第２導体パターン５８上の第３絶縁層６０と、第３絶縁層６０上の第３導体パターン６８と、第３導体パターン６８上の第４絶縁層７０と、第４絶縁層７０上の第４導体パターン７８と、を有する。第１導体パターン４８と第２導体パターン５８とは第２絶縁層５０を貫通するビア導体５６で接続されている。第２導体パターン５８と第３導体パターン６８とは第３絶縁層６０を貫通するビア導体６６で接続されている。第３導体パターン６８と第４導体パターン７８とは第４絶縁層７０を貫通するビア導体７６で接続されている。絶縁層４０、５０、６０，７０には、ポリイミド、フェノール系樹脂、ポリベンゾオキサゾール系樹脂のいずれかが絶縁材として使用できる。第２配線板１０は、第１層間絶縁層１５０Ｆを所定領域で貫通して形成された開口部１４５内に収容されている。

図４（Ｂ）に第２配線板１０の一部が拡大されて示される。
ガラス板３０の熱膨張係数は９〜３０ｐｐｍである。ガラス板３０の厚みＤ１は、２０〜３０μｍである。第１絶縁層４０の厚みｄ２は、４．６μｍである。第２絶縁層５０の厚み（第１導体パターン４８と第２導体パターン５８との絶縁距離）ｄ３は、２μｍである。第３絶縁層６０、第４絶縁層７０の厚みも第２絶縁層５０とほぼ等しい。第１導体パターン４８の厚みｔ１、第２導体パターン５８の厚みｔ２、第３導体パターン６８の厚みｔ３は２μｍである。第４導体パターン７８の厚みｔ４は５μｍである。ガラス板上に形成された第２配線板を形成する絶縁層及び導体パターンの総合厚みＤ２は２１．６μｍである。ガラス板３０の厚みＤ１と第２配線板を形成する絶縁層及び導体パターンの総合厚みＤ２とはほぼ等しいことが好ましい。ガラス板３０の厚みＤ１は、第２配線板を形成する絶縁層及び導体パターンの総合厚みＤ２の０．５〜１．５倍であることが好ましい。これにより、第２配線板に導体パターンの信頼性を保つのに十分な剛性を持たせながら、第１配線板１００側の層間絶縁層とガラス板との剛性差に起因する絶縁層のクラックが生じないレベルに剛性を抑えることができる。なお、ガラス板３０は研磨により厚みが調整されることができる。

第１実施形態で、ガラス板３０の熱膨張係数は９〜３０ｐｐｍと高い熱膨張係数のガラスが用いられている。第１絶縁層４０、第２絶縁層５０、第３絶縁層６０、第４絶縁層７０の熱膨張係数は５７ｐｐｍ程度である。第１層間絶縁層１５０Ｆの熱膨張係数は５８ｐｐｍ程度である。高い熱膨張係数のガラス板３０が用いられているため、ガラス板３０と第１絶縁層４０、第２絶縁層５０、第３絶縁層６０、第４絶縁層７０、第１層間絶縁層１５０Ｆとの熱膨張係数差が小さくされている。ここで、ガラス板３０の熱膨張係数と、第１絶縁層４０、第２絶縁層５０の熱膨張係数の比は、９〜３０：５７であることが望ましい。この範囲であれば、ガラス板３０と、第１絶縁層４０、第２絶縁層５０との間で熱膨張係数差に起因するクラック等の原因となる大きな応力が発生しないからである。また、ガラス板３０と、該ガラス板に接する第１層間絶縁層１５０Ｆ２との間で熱膨張係数差に起因するクラック等の原因となる大きな応力が発生しないからである。

第２配線板１０は、電源の供給ラインを含まず、導体パターン４８、５８、６８により形成される信号の伝送ライン１２（図３参照）のみを含んでおり、ＭＰＵ９２とＤＲＡＭ９４との間の信号の伝送に使用される。
詳しくは、伝送ライン１２は、ＭＰＵ９２とＤＲＡＭ９４との間の信号の伝送に使用され、ＭＰＵ９２及びＤＲＡＭ９４への電源の供給には使用されない。ＭＰＵ９２、ＤＲＡＭ９４の電源端子Ｖｄｄは、第１配線板１００の第２半田バンプ１７６ＦＢ（図２参照）に電気的に接続され、外部の直流電源から電源が供給される。ＭＰＵ９２、ＤＲＡＭ９４のグランド端子Ｇｎｄは、第１配線板１００の別の第２半田バンプを介してグランドに接続される。

第１実施形態のように第２配線板１０が下から２層目の第１層間絶縁層１５０Ｆ２上に配置されていることにより、最外層の第１層間絶縁層１５０Ｆ４によって、第２配線板１０の上表面に生じうる小さな陥没の影響が低減され、第１半田バンプ１７６ＦＡの高さが均一化されるようになる。また、第２配線板１０が最外層に形成されている場合と比較して第１実施形態のプリント配線基板は応力による損傷に対して強い構造となる。

ビア導体５６、６６、７６の直径（絶縁層上面での径）は、１０μｍ、好ましくは８μｍ以上１２μｍ以下であることがよい。ビアランドは２０μｍ、好ましくは１６μｍ以上２４μｍ以下であることがよい。ビア導体の直径をこのような微小なサイズとすることにより、第２配線板１０での導体パターン４８、５８、６８により形成される伝送ライン１２（図３参照）の配線取り回しの自由度が向上し、例えば、伝送ライン１２で、第２配線板１０の左右の辺の一方辺側から多くの配線が取り出される。

第１実施形態のプリント配線板１１０において、第１配線板１００は、第１配線板１００よりも高い配線密度とされた、半導体素子間の信号伝送用の第２配線板１０を内蔵する。多層プリント配線板である第１配線板１００の設計の自由度を向上させることができる。例えば、電源系及び信号系の配線の全てが配線板の特定の部位に集中することを回避することができる。また、例えば、電子部品の周辺の電子部品が存在しない領域では、導体が存在せず樹脂のみ存在することを避けれる。

第１実施形態のプリント配線板１１０によれば、ガラス板３０上に、第１絶縁層４０、第１導体パターン４８、第２絶縁層５０、第２導体パターン５８の形成された第２配線板１０が第１配線板１１０に配置される。ガラス板を有することで第２配線板１０の剛性が高く、第２配線板１０と第１配線板１１０との界面での剛性差に起因する第１導体パターン４８、第１導体層１５８Ｆの信頼性の低下が生じ難い。また、熱膨張係数９〜３０ｐｐｍの高熱膨張係数のガラス板が用いられることで、ガラス板と第２配線板１０の第１絶縁層４０、ガラス板と第１配線板１１０側の第１層間絶縁層１５０Ｆとの間の熱膨張係数差が小さくなり、ガラス板３０と第２配線板の第１絶縁層４０間、ガラス板３０と第１配線板１１０側の第１層間絶縁層１５０Ｆ２間の熱膨張係数差に起因する第１導体パターン４８、第１導体層１５８Ｆの信頼性の低下が生じ難い。

第１実施形態のプリント配線板によれば、ガラス板３０上に形成される第１絶縁層４０、第２絶縁層５０、第３絶縁層６０、第４絶縁層７０の熱収縮のバラツキを±２μｍに制御できるため、バンプピッチが５５μｍ、４５μｍに設定されることができる。

以下、本実施形態に係るプリント配線板の製造方法の一例が説明される。プリント配線板の製造プロセスは、第２配線板１０の製造プロセスと、第１配線板１００に第２配線板１０を実装する工程を含む第１配線板（多層プリント基板）の製造プロセスとからなる。
第２配線板１０は、例えば図７、図８に示すようなプロセスで製造される。

[第２配線板の製造方法]
図７（Ａ）に示されるように、ガラス板（支持板）３０が準備される。ガラス板３０は、表面の平坦なガラスからなる。ガラス板３０の熱膨張係数は９〜３０ｐｐｍである。

図７（Ｂ）に示されるように、ガラス板３０上に、例えば樹脂からなる第１絶縁層４０（層間材：ＪＳＲ製ＷＰＲ５１００）が配置される。第１絶縁層４０とガラス板３０とは、例えば加熱処理により接着される。ここで、第１絶縁層４０とガラス板３０との間に接着層が形成されることもある。

続いて、図７（Ｃ）に示されるように、例えばセミアディティブ（ＳＡＰ）法により、第１絶縁層４０上に第１導体パターン４８が形成される。第１導体パターン４８は、第１導体膜４８ａと第２導体膜４８ｂとからなる。より詳しくは、第１導体膜４８ａは、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなる。これらの金属層は、それぞれ、例えばスパッタ法によって形成されるので、微細とされた第１導体パターン４８と基材（第１絶縁層）４０との良好な密着性が確保される。また、第２導体膜４８ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。

第１導体パターン４８は、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高い配線密度に形成される。ここで、ラインはパターン幅、スペースはパターン間の間隙を示す。ここでの配線密度は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integrated Circuit）などの半導体素子に配線を形成する場合と同等の配線ルールで形成される。

続いて、図７（Ｄ）に示されるように、第１絶縁層４０上に、例えばラミネート等により、第２絶縁層５０が形成される。第２絶縁層５０は、第１導体パターン４８を覆うように形成される。

続いて、例えばレーザにより、第２絶縁層５０に開口５２（ビアホール）が形成される（図８（Ａ））。開口５２は、第１導体パターン４８に到達し、その一部を露出させる。ここでの開口５２の直径（第２絶縁層表面での開口径）は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下の微小なサイズである。その後、必要に応じて、デスミアやソフトエッチがなされる。

続いて、例えばセミアディティブ（ＳＡＰ）法により、開口５２内にビア導体５６（フィルド導体）が形成されるとともに、第２絶縁層５０上に第２導体パターン５８が形成される（図８（Ｂ））。第２導体パターン５８及びビア導体５６はそれぞれ、第１導体膜５８ａと第２導体膜５８ｂとの２層からなる。より詳しくは、第１導体膜５８ａは、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなる。また、第２導体膜５８ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。

これにより、図８（Ｃ）に示されるように、ガラス板３０上に、第３絶縁層６０、第４絶縁層７０、及び第３導体パターン６８、第４導体パターン７８、ビア導体６６、７６が形成され、第２配線板１０が完成する。

[第１配線板の製造方法]
実施形態の第１配線板１００の製造方法が図９〜図１２に示される。
図９（Ａ）に示される出発基板１２０ｚが準備される。出発基板１２０ｚは、第１面Ｆと第１面Ｆと反対側の第２面Ｓを有するコア層１２０とコア層１２０の第１面Ｆに積層されている金属箔１３２と第２面Ｓに積層されている金属箔１３２で形成されている。コア層１２０は樹脂と補強材で形成されている。コア層１２０は無機粒子を有しても良い。コア層１２０の樹脂の例は、エポキシ樹脂やＢＴ（ビスマレイミドトリアジン）樹脂である。コア層１２０の補強材の例はガラスクロスやアラミド繊維である。コア層１２０の無機粒子の例はシリカやアルミナである。

公知の製造方法により、コア層１２０の第１面Ｆ上に第３導体層１３４Ｆが形成され、コア層１２０の第２面上に第４導体層１３４Ｓが形成され、コア層１２０を貫通し、第３導体層１３４Ｆと第４導体層１３４Ｓとを接続するスルーホール導体１３６が形成され、コア基板１３０が完成する（図９（Ｂ））。

図９（Ｃ）に示されるように、コア基板１３０の第１面Ｆ、第２面Ｓ上に、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）が積層され、第１層間絶縁層１５０Ｆ、第２層間絶縁層１５０Ｓが形成される。

図１０（Ａ）に示されるように、ＣＯ２ガスレーザを用い、第１層間絶縁層１５０Ｆ、第２層間絶縁層１５０Ｓにそれぞれバイアホール用開口部１５２Ｆ、１５２Ｓが形成される。さらに、過マンガン酸塩などの酸化剤等に基板が浸漬され、デスミア処理が行われる。

第１層間絶縁層１５０Ｆ、第２層間絶縁層１５０Ｓの表面に無電解めっき膜が形成される。その後、無電解めっき膜上にめっきレジストが形成される。そして、めっきレジストから露出する無電解めっき膜上に、電解めっき膜が形成され、バイアホール用開口部１５２Ｆ、１５２Ｓに第１ビア導体１６０Ｆ、第２ビア導体１６０Ｓが形成される。その後、めっきレジストが除去される。電解めっき膜から露出する無電解めっき膜がエッチングで除去されることで、第１導体層１５８Ｆ、第２導体層１５８Ｓが形成される（図１０（Ｂ）。

図９（Ｃ）〜図１０（Ｂ）の工程が行われ、第１層間絶縁層（コア基板上の第１層間絶縁層）１５０Ｆ１上に第１層間絶縁層（上側の第１層間絶縁層）１５０Ｆ２が形成され、第２層間絶縁層（コア基板上の第２層間絶縁層）１５０Ｓ１上に第２層間絶縁層（上側の第２層間絶縁層）１５０Ｓ２が形成される。上側の第１層間絶縁層１５０Ｆ２上に第１導体層１５８Ｆが、上側の第２層間絶縁層１５０Ｓ２上に第２導体層１５８Ｓが形成され、上側の第１層間絶縁層１５０Ｆ２を貫通する第１ビア導体１６０Ｆが、上側の第２層間絶縁層１５０Ｓ２を貫通する第２ビア導体１６０Ｓが形成される（図１０（Ｃ））。

図１１（Ａ）に示されるように、第２配線板１０が上側の第１層間絶縁層１５０Ｆ２の所定領域上に搭載される。ここで、第２配線板１０は、図示されない接着層を介して貼り付けられることもできる。

図１１（Ｂ）に示されるように、第１層間絶縁層１５０Ｆ２上に第１層間絶縁層１５０Ｆ３が形成され、第２層間絶縁層１５０Ｓ２上に第２層間絶縁層１５０Ｓ３が形成される。第１層間絶縁層１５０Ｆ３上に第１導体層１５８Ｆが、第２層間絶縁層１５０Ｓ３上に第２導体層１５８Ｓが形成され、第１層間絶縁層１５０Ｆ３を貫通する第１ビア導体１６０Ｆが、第２層間絶縁層１５０Ｓ３を貫通する第２ビア導体１６０Ｓが形成される。

図１２（Ａ）に示されるように、第２配線板１０と第１層間絶縁層１５０Ｆ３上に第１層間絶縁層１５０Ｆ４が形成され、第２層間絶縁層１５０Ｓ３上に第２層間絶縁層１５０Ｓ４が形成される。第１層間絶縁層１５０Ｆ４上に第１導体層１５８Ｆが、第２層間絶縁層１５０Ｓ４上に第２導体層１５８Ｓが形成され、第１層間絶縁層１５０Ｆ４を貫通する第１ビア導体１６０Ｆが、第２層間絶縁層１５０Ｓ４を貫通する第２ビア導体１６０Ｓが形成される。

図１２（Ｂ）に示されるように第１層間絶縁層１５０Ｆ４上に第１ソルダーレジスト層１７０Ｆが形成され、第２層間絶縁層１５０Ｓ４上に第２ソルダーレジスト層１７０Ｓが形成される。第１ソルダーレジスト層１７０Ｆは、第１導体層１５８Ｆを露出する開口径の相対的に小さな第１開口１７２ＦＡと、開口径の相対的に大きな第２開口１７２ＦＢを有する。第１開口１７２ＦＡから露出される第１導体層は第１パッド１７４ＦＡを形成し、第２開口１７２ＦＢから露出される第１導体層１５８Ｆは第２パッド１７４ＦＢを形成する。第２ソルダーレジスト層１７０Ｓは、第２導体層１５８Ｓを露出する開口１７２Ｓを有する。開口１７２Ｓから露出される第２導体層１５８Ｓはパッド１７４Ｓを形成する。

第１パッド１７４ＦＡにＭＰＵ９２−ＤＲＡＭ９４間の信号伝送用の第１半田バンプ１７６ＦＡが形成され、第２パッド１７４ＦＢにＭＰＵ９２、ＤＲＡＭ９４を実装するための第２半田バンプ１７６ＦＢが形成され、パッド１７４Ｓに半田バンプ１７６Ｓが形成され、プリント配線板１１０が完成する（図１）。

第１半田バンプ１７６ＦＡ、第２パッド１７４ＦＢを介してＭＰＵ９２、ＤＲＡＭ９４が実装される（図２）。

[第２実施形態]
図５は、第２実施形態のプリント配線板の断面を示し、図６は、第２実施形態の応用例のプリント配線板の断面を示す。
第２実施形態のプリント配線板２１０は、第１配線板１００の第１ソルダーレジスト層１７０Ｆ上に第２配線板１０が搭載される。第２配線板１０上に半田バンプ２７６Ｆが形成され、第１配線板１００上に半田バンプ１７６Ｆが形成され、第２配線板１０上の半田バンプ２７６Ｆ、第１配線板１００上の半田バンプ１７６Ｆを介して、ＭＰＵ９２、ＤＲＡＭ９４が実装される。第２実施形態のプリント配線板の第２配線板１０の製造方法は、第１実施形態と同様である。第２配線板１０は、図３に示された伝送ライン１２を第１実施形態と同様に有する。

第２実施形態のプリント配線板では、第２配線板１０が第１配線板１００の外部に配置されるため、第１配線板１００内で生じた応力等の影響を第２配線板１０が受け難い。

第２実施形態のプリント配線板２１０によれば、図４に示された第１実施形態と同様に、ガラス板３０上に、第１絶縁層４０、第１導体パターン４８、第２絶縁層５０、第２導体パターン５８の形成された第２配線板１０が第１配線板１１０に配置されるため、ガラス板を有することで第２配線板１０の剛性が高く、第２配線板１０と第１配線板１１０との界面での剛性差に起因する第１導体パターン４８、第１導体層１５８Ｆの信頼性の低下が生じ難い。また、熱膨張係数９〜３０ｐｐｍの高熱膨張係数のガラス板が用いられることで、ガラス板と第２配線板１０の第１絶縁層４０、ガラス板と第１配線板１１０側の第１層間絶縁層１５０Ｆとの間の熱膨張係数差が小さくなり、ガラス板３０と第２配線板の第１絶縁層４０間、ガラス板３０と第１配線板１１０側の第１層間絶縁層１５０Ｆ２間の熱膨張係数差に起因する第１導体パターン４８、第１導体層１５８Ｆの信頼性の低下が生じ難い。

１０ 第２配線板
３０ ガラス板
４０ 第１絶縁層
４８ 第１導体パターン
５０ 第２絶縁層
５８ 第２導体パターン
９２ ＭＰＵ
９４ ＤＲＡＭ
１００ 第１配線板
１１０ プリント配線板
１５０Ｆ 第１層間絶縁層
１５８Ｆ 第１導体層

Claims (10)

1. 粗な配線ピッチに形成された第１配線板と、密な配線ピッチに形成された第２配線板とから成る結合型のプリント配線板であって、
   前記第２配線板は、
   熱膨張係数９〜３０ｐｐｍの支持板と、
   前記支持板上に形成された第１絶縁層と、
   前記絶縁層上に形成された第１導体パターンと、
   前記第１導体パターン上に形成された第２絶縁層と、
   前記第２絶縁層上に形成された第２導体パターンと、
   前記第２絶縁層を貫通し、前記第１導体パターンと前記第２導体パターンとを接続するビア導体とを有する。
2. 請求項１のプリント配線板であって、
   前記支持板はガラス板である。
3. 請求項２のプリント配線板であって、
   前記ガラス板の熱膨張係数と、前記第１絶縁層、前記第２絶縁層の熱膨張係数の比は、９〜３０：５７である。
4. 請求項１のプリント配線板であって、
   前記第１導体パターンは、第１半導体素子と第２半導体素子とを接続する信号線である。
5. 請求項４のプリント配線板であって、
   前記第１半導体素子は、ロジック系半導体素子であり、
   前記第２半導体素子は、メモリ系半導体素子である。
6. 請求項１のプリント配線板であって、
   前記第１導体パターンのＬ／Ｓ（ラインスペース）は１μｍ／１μｍ〜５μｍ／５μｍである。
7. 請求項１のプリント配線板であって、
   前記第２配線板が前記第１配線板に埋め込まれている。
8. 請求項１のプリント配線板であって、
   前記第２配線板が前記第１配線板上に固定されている。
9. 請求項２のプリント配線板であって、
   前記ガラス板の厚みは２０μｍ〜３０μｍである。
10. 請求項９のプリント配線板であって、
    前記ガラス板の厚みは、前記ガラス板上に形成された第２配線板を形成する絶縁層及び導体パターンの厚みの０．５〜１．５倍である。

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