JPWO2016046987A1 - 電子装置および半導体装置 - Google Patents

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Abstract

電子装置は、第１配線基板と、上記第１配線基板上に搭載された半導体装置と、を含む。上記半導体装置の第２配線基板上には、複数の第１半導体チップと、上記複数の第１半導体チップのそれぞれを制御する第２半導体チップと、が並べて搭載される。また、上記複数の第１半導体チップは、上記配線基板の第１基板辺と上記第２半導体チップの第１チップ辺の延長線との間に搭載される。また、上記第１配線基板は、上記複数の第１半導体チップのそれぞれに第１電源電位を供給する第１電源線と、上記第２半導体チップに、第２電源電位を供給し、かつ、上記第１電源線よりも幅の大きい第２電源線と、を有する。また、上記第２電源線は、平面視において、上記第２配線基板の上記第１基板辺と交差し、かつ、上記第２配線基板の上記第１基板辺側から上記第２半導体チップに向かって延びる。

Description

この発明は、例えば、複数の半導体チップが配線基板上に並んで搭載された半導体装置、および半導体装置を搭載した電子装置に関する。
特開平６−１５１６３９号公報（特許文献１）には、配線基板の複数のピン（端子）のうち、グランドピンおよび電源ピンが、内側から外側へ一続きになるよう連続配置される半導体装置が記載されている。
また、特開２００６−２３７３８５号公報（特許文献２）や、特開２００７−２１３３７５号公報（特許文献３）には、複数のメモリチップと、上記複数のメモリチップを制御するデータ処理チップとが、配線基板上に並んで搭載された半導体装置が記載されている。
特開平６−１５１６３９号公報 特開２００６−２３７３８５号公報 特開２００７−２１３３７５号公報
複数の半導体チップが配線基板上に並べて配置され、上記複数の半導体チップが配線基板を介して電気的に接続された半導体装置がある。このような半導体装置の性能を向上させるため、半導体装置が処理可能なデータ量を増大させる技術が要求される。
半導体装置が処理するデータ量を増大させるためには、信号の伝送速度を向上させる技術が必要である。また、半導体装置が処理するデータ量を増大させるためには、演算処理回路に供給される電流値が大きくなるので、大きな電流を効率的に演算処理回路に供給する技術が必要である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置は、第１配線基板と、上記第１配線基板上に搭載された半導体装置と、を含む。上記半導体装置の第２配線基板上には、複数の第１半導体チップと、上記複数の第１半導体チップのそれぞれを制御する第２半導体チップと、が並べて搭載される。また、上記複数の第１半導体チップは、上記配線基板の第１基板辺と上記第２半導体チップの第１チップ辺の延長線との間に搭載される。また、上記第１配線基板は、上記複数の第１半導体チップのそれぞれに第１電源電位を供給する第１電源線と、上記第２半導体チップに、第２電源電位を供給する第２電源線と、を有する。また、上記第２電源線は、平面視において、上記第２配線基板の上記第１基板辺と交差し、かつ、上記第２配線基板の上記第１基板辺側から上記第２半導体チップと重なる領域に向かって延びるものである。
上記一実施の形態によれば、複数の半導体チップが配線基板を介して互いに電気的に接続された半導体装置が搭載された電子装置の性能を向上させることができる。
一実施の形態である半導体装置を含む電子装置の構成例を示す拡大平面図である。 図１のＡ−Ａ線に沿った拡大断面図である。 図１に示すマザーボードの上面を示す拡大平面図である。 図３のＡ−Ａ線に沿った拡大断面図である。 図１に示す半導体装置が有する複数の半導体チップと電気的に接続される複数の伝送経路の構成の概要を示す説明図である。 図１に示す半導体装置のＡ−Ａ線に沿った断面図である。 図１に示す半導体装置のＢ−Ｂ線に沿った断面図である。 図１に示す半導体装置の下面側の構造を示す平面図である。 図１に示すロジックチップの表面側の平面図である。 図１に示すメモリチップの表面側の平面図である。 図５に示す内部インタフェース経路の配線イメージを示す説明図である。 図５に示す内部インタフェース経路の配線イメージを示す説明図である。 図１〜図１２を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１３に示す配線基板準備工程で準備する配線基板のチップ搭載面側を示す平面図である。 図１４に示す配線基板に複数の半導体チップを搭載した状態を示す平面図である。 図１に示す半導体装置ＰＫＧ１に対する変形例を示す平面図である。 図１２に示す制御信号の伝送経路に対する変形例の配線イメージを示す説明図である。 図１に対する変形例である半導体装置が搭載された電子装置を示す平面図である。 図１８に示すマザーボードの上面を示す拡大平面図である。 図１８に示す半導体装置が有する内部インタフェース経路の配線イメージを示す説明図である。 図１８に示す半導体装置が有する内部インタフェース経路の配線イメージを示す説明図である。 図１８に示す半導体装置の下面側の構造を示す平面図である。 図１に対する他の変形例である半導体装置が搭載された電子装置を示す平面図である。 図２３に示すマザーボードの上面を示す拡大平面図である。 図２３に示す半導体装置が有する内部インタフェース経路の配線イメージを示す説明図である。 図２３に示す半導体装置が有する内部インタフェース経路の配線イメージを示す説明図である。 図２３に示す半導体装置の下面側の構造を示す平面図である。 図２６に対する変形例である半導体装置が有する内部インタフェース経路の配線イメージを示す説明図である。 図２に対する変形例を示す断面図である。 図２に対する変形例である電子装置の構成例を示す拡大断面図である。 図１３に示す製造工程の変形例を示す説明図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態）
本実施の形態では、複数の半導体チップが配線基板を介して電気的に接続された半導体装置、および上記半導体装置が搭載された電子装置、の一例として、カーナビゲーション装置の内部に搭載される半導体装置、および上記半導体装置を有するモジュール（電子装置）を取り上げて説明する。
本実施の形態で一例として取り上げるカーナビゲーション装置は、自動車に搭載される電子機器である。近年、カーナビゲーション装置に対して、一つの装置内に様々な機能（システム）を付与して、高機能化を図る取り組みがある。例えば、カーナビゲーション装置には、自動車の現在位置を表示したり、目的地までの経路案内を行ったりするカーナビゲーションシステムの他、音楽再生システムや動画再生システムなど、種々の機能（システム）を有するものがある。また、上記した様々なシステムのそれぞれの性能を向上させる観点からは、各システムが単位時間に処理するデータ量を増加させることが好ましい。
上記のような複数のシステムを備える電子装置は、マザーボード上に機能の異なる複数の半導体装置（例えば制御用の半導体装置と記憶用の半導体装置）を搭載して、複数の半導体装置間をマザーボードの配線で電気的に接続する方法が考えられる。しかし、単位時間に処理されるデータ量の増加、あるいは、データの転送速度の向上を考慮すると、マザーボードの配線を介して複数の半導体装置を接続する方式の場合、電気的特性を向上させることが難しい。
そこで、本願発明者は、一つの半導体装置に複数の半導体チップを搭載し、インタポーザである配線基板を介して複数の半導体チップの間を電気的に接続する構成を検討した。すなわち、以下で説明する半導体装置ＰＫＧ１（図１参照）は、複数の半導体チップを有するマルチチップモジュール（ＭＣＭ:Multi-Chip Module）である。また、半導体装置ＰＫＧ１は、一つの半導体パッケージ内にシステムが形成された、ＳｉＰ（System in Package）である。半導体装置ＰＫＧ１が備える配線基板ＩＰ１（図２参照）は、マザーボードである配線基板ＭＢ１と比較して、平面積が小さく、高い加工精度で配線を形成することができる。このため、複数の半導体チップ間を電気的に接続した場合、高い電気的特性を得ることができる。
しかし、半導体装置ＰＫＧ１のように、一つの半導体パッケージ内に複数のシステムを作りこみ、かつ、電気的な特性を向上させる場合、複数のシステムを駆動する電源を供給する経路、あるいは半導体装置ＰＫＧ１との間で信号電流を入力または出力する経路、を効率的に配置する必要があることが判った。
例えば、グラフィックや動画などを形成する回路を駆動するためには、５Ａ（アンペア）を超えるような大電流が必要になる場合がある。配線密度の増大に伴って、電源の供給経路の断面積が小さくなると、インピーダンスが大きくなるが、インピーダンスが大きい電源供給経路に大電流が流れると、電圧降下量が増大する。また、回路を動作させるための電源電位のマージンが小さい場合には、電圧降下により、回路が動作しなくなる懸念がある。
また、駆動電圧の供給経路の抵抗値が大きいと、半導体装置ＰＫＧ１の温度が上昇して回路動作が不安定になる懸念がある。また、例えば、上記のような大電流が流れる電源経路と、１．６Ｇｂｐｓ（Giga bit per second）以上の高速信号伝送経路が混在する場合、高速信号伝送経路に対するノイズ対策を考慮する必要がある。特に、差動対を利用して信号を伝送する場合、あるいは、バス幅を大きくして単位時間当たりの信号伝送量を増加させる場合には、信号伝送経路の数が増加する。このため、マザーボードよりも平面積の小さいインタポーザの配線基板に、効率的に配線経路を形成する技術が必要になる。
以下、電子装置の構成、および電子装置が有する半導体装置の順で、本実施の形態の電子装置の構成例について説明する。
＜電子装置＞
まず、本実施の形態の電子装置の構成例について説明する。図１は、本実施の形態の電子装置の構成例を示す拡大平面図である。また、図２は、図１のＡ−Ａ線に沿った拡大断面図である。また、図３は、図１に示すマザーボードの上面を示す拡大平面図である。また、図４は、図３のＡ−Ａ線に沿った拡大断面図であって、電源供給用の半田ボールの周辺を拡大して示している。
なお、図２は、断面図であるが、電子装置ＥＤＶ１の構成部品の電気的な接続関係の例を見やすくするため、ハッチングを省略している。また、図３では、配線基板ＭＢ１の上面を覆う、絶縁膜ＳＲＢに覆われた複数の配線ＭＷおよび、端子（実装基板端子）ＣＮのうちの一部を示している。また、図３は平面図であるが、複数の端子ＣＮを、流れる電流の種類に応じて異なる模様を付して示し、各模様の表す意味は、凡例の隣に符号を付して示している。
図１に示す電子装置（電子機器）ＥＤＶ１は、配線基板（マザーボード、実装基板）ＭＢ１と、配線基板ＭＢ１に搭載される半導体装置ＰＫＧ１と、配線基板ＭＢ１に搭載される電力供給装置（レギュレータ）ＲＧＬ１と、を有する。また、図２に示す例では、配線基板ＭＢ１には、半導体装置ＰＫＧ１、電力供給装置ＲＧＬ１に加えて、コンデンサＣＣ１などの複数の電子部品が搭載されている。
配線基板ＭＢ１に搭載される電力供給装置ＲＧＬ１は、電子装置ＥＤＶ１が備える複数の電子部品のそれぞれに電力を供給する電源用部品である。電力供給装置ＲＧＬ１は、例えば、電力変換回路を有し、電子装置ＥＤＶ１の外部に設けられた外部電源から入力された電力を、電子装置ＥＤＶ１が備える各種回路の動作電圧、動作電流に対応した電圧値、電流値に変換する。電力供給装置ＲＧＬ１で変換された電力は、配線基板ＭＢ１が有する配線ＭＷを介して、電子装置ＥＤＶ１が備える複数の回路（電子部品が備える回路）のそれぞれに供給される。
また、電子装置ＥＤＶ１が有する配線基板ＭＢ１は、半導体装置ＰＫＧ１の搭載面である上面（面、半導体装置搭載面）ＭＢｔ、および上面ＭＢｔの反対側の下面（面、裏面）ＭＢｂを有する。配線基板ＭＢ１は、半導体装置ＰＫＧ１を含む、複数の電子部品を搭載して電気的に接続し、モジュールを形成する基板であり、複数の電子部品を支持する強度が要求される。このため、配線基板ＭＢ１の厚さは半導体装置ＰＫＧ１の配線基板ＩＰ１の厚さよりも大きい（厚い）。
例えば、図２に示す例では、配線基板ＭＢ１の厚さは、１．６ｍｍである。一方、配線基板ＩＰ１の厚さは、配線基板ＭＢ１の厚さよりも薄く、１．２ｍｍである。なお、各基板の厚さは上記した値に限らず、配線基板ＭＢ１の厚さは例えば１．０ｍｍ〜２．０ｍｍ程度、配線基板ＩＰ１の厚さは例えば０．２ｍｍ〜１．５ｍｍ程度のものを使用しても良い。また、配線基板ＭＢ１の厚さは、上面ＭＢｔおよび下面ＭＢｂのうち、一方の面から他方の面までの距離である。また、配線基板ＩＰ１の厚さは、上面ＩＰｔおよび下面ＩＰｂのうち、一方の面から他方の面までの距離である。
また、配線基板ＭＢ１は、例えばガラス布にエポキシ系の樹脂を含浸させた、プリプレグ材などの絶縁性材料から成る基材を有する。図２に示す例では、配線基板ＭＢ１は、プリプレグから成る複数の絶縁層と、銅箔などの導体膜からなる複数の配線層と、を交互に積層することで形成される、多層配線基板（積層基板）である。なお、配線基板ＩＰ１も、プリプレグ材から成る基材（コア材）を有していても良いが、配線基板ＭＢ１は、配線基板ＩＰ１が有する基材よりも相対的に厚いプリプレグ材が必要である。上記のように、本実施の形態では、各配線基板ＭＢ１、ＩＰ１を構成する絶縁層としてプリプレグ材を用いているため、配線基板の強度を向上することができる。なお、配線基板の厚さが大きい、すなわち、各絶縁層の厚さが大きい場合には、プリプレグ材に限らず、エポキシ系の樹脂のみから成る絶縁性材料により絶縁層を構成しても良い。
また、図２に示すように、配線基板ＭＢ１は、複数の配線（実装基板配線、マザーボード配線）ＭＷを有する。配線基板ＭＢ１は、複数の配線層を有する多層配線基板であって、複数の配線ＭＷは、複数の配線層のそれぞれに形成されている。図３に示すように、複数の配線ＭＷには、半導体装置ＰＫＧ１が有する複数の半導体チップのうち、ロジックチップ（半導体チップ）ＬＣに電源電位を供給する電源線ＶＨＷ、メモリチップ（半導体チップ）ＭＣに電源電位を供給する電源線ＶＱＷが含まれる。また、複数の配線ＭＷには、ロジックチップＬＣとの間で、電気信号を送信、または受信する信号線ＳＧＷが含まれる。なお、配線基板ＭＢ１には、多数の信号線ＳＧＷが形成されているが、図３では見易さのため、多数の信号線ＳＧＷのうちの２本を例示的に示している。
また、配線基板ＭＢ１は、上面ＭＢｔ側に形成された複数の端子ＣＮを有する。複数の端子ＣＮは、半導体装置ＰＫＧ１と配線基板ＭＢ１とを電気的に接続するための実装端子である。図３に示すように、複数の端子ＣＮには、半導体装置ＰＫＧ１が有する複数の半導体チップのうち、ロジックチップ（半導体チップ）ＬＣに電源電位を供給する端子ＶＨＣＮ、メモリチップ（半導体チップ）ＭＣに電源電位を供給する端子ＶＱＣＮが含まれる。また、複数の端子ＣＮには、ロジックチップＬＣとの間で、電気信号を送信、または受信する端子ＳＧＣＮが含まれる。
また、複数の端子ＣＮは、配線基板ＭＢ１が有する複数の配線層のうち、最上層（第１層目）に形成された導体パターンである。詳しくは、図４に示すように最上層に形成された導体パターンは、配線基板ＭＢ１の上面ＭＢｔを覆うように形成された絶縁膜ＳＲＢにより覆われる。また、絶縁膜ＳＲＢには複数の開口部ＳＲｋ１が形成され、複数の開口部ＳＲｋ１のそれぞれにおいて、最上層に形成された導体パターンの一部が露出する。
また、図３に示す端子ＣＮを構成する複数の導体パターンは、他の端子ＣＮとは電気的に分離され、端子ＣＮ毎に独立して形成された、個別の導体パターンを含む。例えば、信号線ＳＧＷと電気的に接続される信号用の端子ＳＧＣＮの場合、隣の端子ＣＮとは電気的に分離されている。このように、隣り合う信号用の端子ＳＧＣＮを電気的に分離することで、信号伝送経路のそれぞれに、異なる信号電流を流すことができる。
また、図３に示す端子ＣＮを構成する複数の導体パターンは、電源線ＶＨＷ、電源線ＶＱＷのように配線ＭＷを構成する帯状の導体膜を含む。このように帯状の導体膜を端子ＣＮの一部として利用する場合、一つの帯状の導体膜上に複数の開口部ＳＲｋ１が形成される。例えば電源線ＶＨＷの場合、一本の帯状の電源線ＶＨＷと厚さ方向に重なる位置に複数の開口部ＳＲｋ１が形成される。この複数の開口部ＳＲｋ１のそれぞれが、電源線ＶＨＷを接続するための実装端子である端子ＶＨＣＮとして機能する。このように、一つの電源線ＶＨＷを利用して複数の端子ＣＮを設けることで、電源電位の供給経路中の抵抗を低減できる。そして、電源電位の供給経路の抵抗を低減する結果、駆動時の電子装置ＥＤＶ１（図１参照）の温度上昇を抑制できるので、回路動作を安定化させることができる。
また、絶縁膜ＳＲＢには、電力供給装置ＲＧＬ１と厚さ方向に重なる位置に、複数の開口部ＳＲｋ１が形成され、複数の開口部ＳＲｋ１において、電力供給装置ＲＧＬ１を接続するための端子ＲＧＣＮが露出している。端子ＲＧＣＮを構成する導体パターンは、端子ＶＨＣＮやＶＱＣＮを構成する導体パターンと同様に、電源線ＶＨＷまたは電源線ＶＱＷを構成する帯状の導体パターンの一部である。このように、電源供給用の端子ＣＮおよび端子ＲＧＣＮを構成する導体パターンとして、電源用の配線ＭＷの一部を利用すると、図４に示すように、電源線ＶＨＷおよび電源線ＶＱＷのそれぞれを、配線基板ＭＢ１の最上層の配線層で引き回すことができる。言い換えれば、本実施の形態では、電源線ＶＨＷおよび電源線ＶＱＷのそれぞれは、最上層よりも下層に形成された配線層を経由せずに、半導体装置ＰＫＧ１と電気的に接続される。なお、本実施の形態に対する変形例としては、最上層の下層の配線層を経由させても良い。
＜半導体装置の概要＞
図１および図２に示すように、本実施の形態の電子装置ＥＤＶ１は、配線基板ＭＢ１の上面ＭＢｔ上に搭載される、半導体装置ＰＫＧ１を有する。以下、半導体装置ＰＫＧ１の詳細な構成について説明する。本セクションでは、まず、半導体装置ＰＫＧ１の回路構成例を説明した後、半導体装置ＰＫＧ１の構造について説明する。図５は、図１に示す半導体装置が有する複数の半導体チップと電気的に接続される複数の伝送経路の構成の概要を示す説明図である。
なお、図５では、ロジックチップＬＣが有する複数の回路のうちメモリチップＭＣを制御する制御回路ＣＴＬ、および例えば画像表示システムなどの演算処理を行う、演算処理回路ＰＲＣを代表例として図示している。また、図５では、メモリチップＭＣが有する複数の回路のうち、データ信号の入出力動作を行う、入出力回路ＣＡＣと、データ信号を記憶するメモリ回路ＲＡＭとを代表的に示している。
図１および図５に示すように、本実施の形態の半導体装置ＰＫＧ１は、配線基板ＩＰ１と、配線基板ＩＰ１の上面ＩＰｔに搭載される複数の半導体チップを有する。図１および図５に示す例では、複数の半導体チップは、記憶回路（メモリ回路）が形成された２個のメモリチップＭＣ（メモリチップＭ１、Ｍ２）と、２個のメモリチップＭＣのそれぞれの動作を制御する制御回路を備えたロジックチップＬＣと、で構成される。なお、複数の半導体チップの数は、上記には、限定されず、種々の変形例が適用できる。特に、メモリチップＭＣの数は、半導体装置ＰＫＧ１に設けられたシステムに応じて必要な記憶容量が異なる。記憶容量の値は、メモリチップＭＣの数に比例して大きくなるので、例えば、メモリチップＭＣの数は、２個以上、あるいは１個でも良い。また、上面ＩＰｔ上に複数のロジックチップＬＣを搭載しても良い。また、ロジックチップＬＣおよびメモリチップＭＣ以外の機能を備える半導体チップを搭載しても良い。
図５に示す複数のメモリチップＭＣのそれぞれは、ＤＲＡＭ（Dynamic Random Access Memory）と呼ばれる記憶回路（以下、メモリ回路ＲＡＭと記載する）と、メモリ回路ＲＡＭに対するデータ信号の入出力動作を行う、入出力回路ＣＡＣを備える。また、複数のメモリチップＭＣのそれぞれと電気的に接続されるロジックチップＬＣには、メモリチップＭＣのメモリ回路ＲＡＭの動作を制御する制御回路ＣＴＬ、およびデータ信号に対して演算処理を行う演算処理回路ＰＲＣを備える。
また、複数のメモリチップＭＣのそれぞれは、入出力回路ＣＡＣを駆動するための電源電位ＶＤＤＱ＿Ｍ１、ＶＤＤＱ＿Ｍ２を供給する電源電位供給経路ＶＤＱ＿Ｐ、および基準電位ＶＳＳを供給する基準電位供給経路ＶＳＳ＿Ｐを有する。図５では、メモリチップＭ１用の電源電位ＶＤＤＱ＿Ｍ１と、メモリチップＭ２用の電源電位ＶＤＤＱ＿Ｍ２とを区別して図示しているが、電源電位ＶＤＤＱ＿Ｍ１と、電源電位ＶＤＤＱ＿Ｍ２とは同電位であり、例えば、それぞれ２Ａ程度の電流が流れる。また、基準電位ＶＳＳは、例えば、接地電位（ＧＮＤ電位）、あるいは、電源電位とは異なる値の電位である。
また、電源電位供給経路ＶＤＱ＿Ｐ、および基準電位供給経路ＶＳＳ＿Ｐは、配線基板ＩＰ１が備える外部端子である端子（ランド）ＬＤに接続される。図４に示す端子（ランド）ＶＱＬＤは、図５に示す電源電位供給経路ＶＤＱ＿Ｐの一部を構成する。また、電源電位供給経路ＶＤＱ＿Ｐ、および基準電位供給経路ＶＳＳ＿Ｐは、配線基板ＩＰ１において分岐して、ロジックチップＬＣの電極ＰＤＬに接続される。
また、複数のメモリチップＭＣのそれぞれは、電気信号を伝送する複数の信号伝送経路を有する。複数の信号伝送経路には、データ信号ＳＧＮ＿ＤＡＴ１を伝送するデータ信号伝送経路ＤＴＰ１、動作タイミングを同期するためのクロック信号ＳＧＮ＿ＣＬＫを伝送するクロック信号伝送経路ＣＫＰ１、および入出力動作を制御する制御信号ＳＧＮ＿ＣＴＬ１を伝送する制御信号伝送経路ＣＴＰ１が含まれる。データ信号伝送経路ＤＴＰ１、クロック信号伝送経路ＣＫＰ１、および制御信号伝送経路ＣＴＰ１のそれぞれは、ロジックチップＬＣの電極ＰＤＬと、メモリチップＭＣの電極ＰＤＭとを接続する。
なお、図５では、メモリチップＭＣに電源電位を供給する経路として、入出力回路ＣＡＣを駆動するための電源電位ＶＤＤＱ＿Ｍ１、ＶＤＤＱ＿Ｍ２を供給する電源電位供給経路ＶＤＱ＿Ｐ、および基準電位ＶＳＳを供給する基準電位供給経路ＶＳＳ＿Ｐを示す。ただし、上記の他、図示しない電源制御回路やクロック発振回路などの主要回路（コア回路）を駆動するコア回路用の電源電位の供給経路、あるいは別の基準電位の供給経路が含まれていても良い。
また、図５では、データ信号伝送経路ＤＴＰ１、クロック信号伝送経路ＣＫＰ１、および制御信号伝送経路ＣＴＰ１が複数のメモリチップＭＣのそれぞれに一本ずつ接続された例を示している。しかし、メモリチップＭＣには、複数のデータ信号伝送経路ＤＴＰ１、複数のクロック信号伝送経路ＣＫＰ１、および複数の制御信号伝送経路ＣＴＰ１が接続されている。
例えば、メモリチップＭＣには、メモリ回路ＲＡＭが有するチャネルの数、および各チャネルのデータバスの幅に応じた数のデータ信号伝送経路が、接続される。例えば、メモリチップＭＣのそれぞれが、６４ビットのバス幅のチャネルを４チャネル有している場合、２５６ビット分のデータ信号伝送経路ＤＴＰ１が接続される。また、データ信号ＳＧＮ＿ＤＡＴ１の他、図示しないデータストローブ信号やデータマスク信号を考慮すると、データ信号伝送経路ＤＴＰ１の数はさらに増加する。
また、図５に示すクロック信号伝送経路ＣＫＰ１で伝送される信号電流には、タイミング信号であるクロック信号ＳＧＮ＿ＣＬＫの他、クロック信号ＳＧＮ＿ＣＬＫの有効化を制御するクロックイネーブル信号が含まれる。
また、図５に示す制御信号ＳＧＮ＿ＣＴＬ１には、チップセレクト信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号などのコマンド系信号や、アドレス信号、バンクアドレス信号などのアドレス指定系信号が含まれる。したがって、複数のメモリチップＭＣのそれぞれには、制御信号ＳＧＮ＿ＣＴＬ１の種類数に応じた数の制御信号伝送経路ＣＴＰ１が接続される。
また、ロジックチップＬＣは、演算処理回路ＰＲＣを駆動するための電源電位ＶＤＤＨを供給する電源電位供給経路ＶＤＨ＿Ｐと、制御回路ＣＴＬを駆動するための電源電位ＶＤＤＬを供給する電源電位供給経路ＶＤＬ＿Ｐと、基準電位ＶＳＳを供給する基準電位供給経路ＶＳＳ＿Ｐと、を有する。演算処理回路ＰＲＣと制御回路ＣＴＬとを同じ駆動電圧で駆動させる場合には、電源電位ＶＤＤＨと電源電位ＶＤＤＬを共用できるが、異なる駆動電圧で動作させる場合には、駆動電圧の値に応じた電源電位供給経路が必要になる。なお、図５に示す例では、基準電位ＶＳＳは、演算処理回路ＰＲＣおよび制御回路ＣＴＬのそれぞれに同じ電位（例えば接地電位）が供給される。
本実施の形態のように、一つの半導体装置ＰＫＧ１の内部に複数のシステムを構築する場合、システムの種類に応じて消費する電力量が異なる。例えば、グラフィックや動画などを形成するための演算処理を行う、演算処理回路ＰＲＣを駆動するためには、相対的に多くの電力が消費される。
例えば、図５に示す例では、０．９Ｖ（ボルト）の電源電位ＶＤＤＨを供給する演算処理回路ＰＲＣ用の電源電位供給経路ＶＤＨ＿Ｐには、１０Ａ程度の電流が流れる。一方、入出力動作を制御する制御回路ＣＴＬの消費電力量は、演算処理回路ＰＲＣの消費電力量よりも小さく、制御回路ＣＴＬ用の電源電位供給経路ＶＤＬ＿Ｐを流れる電流値は、相対的に小さい。例えば、図５に示す例では、０．９Ｖ（ボルト）の電源電位ＶＤＤＬを供給する制御回路ＣＴＬ用の電源電位供給経路ＶＤＬ＿Ｐには、３Ａ程度の電流が流れる。
すなわち、演算処理回路ＰＲＣ用の電源電位供給経路ＶＤＬ＿Ｐを流れる電流値は、制御回路ＣＴＬ用の電源電位供給経路ＶＤＬ＿Ｐを流れる電流値よりも大きい。上記した例では、演算処理回路ＰＲＣの駆動用に供給される電源電位ＶＤＤＨと、制御回路ＣＴＬの駆動用に供給される電源電位ＶＤＤＬとが同じである。しかし、電源電位ＶＤＤＨと電源電位ＶＤＤＬが異なる場合でも、電源電位供給経路ＶＤＬ＿Ｐを流れる電流値は、電源電位供給経路ＶＤＬ＿Ｐを流れる電流値よりも大きい。
すなわち、演算処理回路ＰＲＣの駆動用に供給される電源電位ＶＤＤＨは、制御回路ＣＴＬの駆動用に供給される電源電位ＶＤＤＬよりも大きい。また、演算処理回路ＰＲＣ用の電源電位供給経路ＶＤＬ＿Ｐを流れる電流値は、制御回路ＣＴＬ用の電源電位供給経路ＶＤＬ＿Ｐを流れる電流値よりも大きい。
また、電源電位供給経路ＶＤＨ＿Ｐ、電源電位供給経路ＶＤＬ＿Ｐ、および基準電位供給経路ＶＳＳ＿Ｐのそれぞれは、配線基板ＩＰ１が備える外部端子である端子ＬＤに接続される。図４に示す端子ＶＨＬＤは、図５に示す電源電位ＶＤＤＨを供給する電源電位供給経路ＶＤＨ＿Ｐの一部を構成する。
また、ロジックチップＬＣは、電気信号を伝送する複数の信号伝送経路を有する。複数の信号伝送経路には、メモリチップＭＣとの間で、データ信号ＳＧＮ＿ＤＡＴ１を伝送するデータ信号伝送経路ＤＴＰ１、動作タイミングを同期するためのクロック信号ＳＧＮ＿ＣＬＫ１を伝送するクロック信号伝送経路ＣＫＰ１、および入出力動作を制御する制御信号ＳＧＮ＿ＣＴＬ１を伝送する制御信号伝送経路ＣＴＰ１が含まれる。また、複数の信号伝送経路には、半導体装置ＰＫＧ１の外部機器との間で、データ信号ＳＧＮ＿ＤＡＴ１を伝送するデータ信号伝送経路ＤＴＰ２、動作タイミングを同期するためのクロック信号ＳＧＮ＿ＣＬＫ１を伝送するクロック信号伝送経路ＣＫＰ２、および入出力動作を制御する制御信号ＳＧＮ＿ＣＴＬ１を伝送する制御信号伝送経路ＣＴＰ２が含まれる。
なお、ロジックチップＬＣが有する複数の電極ＰＤＬのうち、信号伝送経路である電極ＰＤＬは、メモリチップＭＣとの間でクロック信号ＳＧＮ＿ＣＬＫ１、制御信号ＳＧＮ＿ＣＴＬ１、およびデータ信号ＳＧＮ＿ＤＡＴ１を伝送する、内部インタフェース電極（インタフェース端子）ＩＩＦを有する。また、信号伝送経路である電極ＰＤＬは、半導体装置ＰＫＧ１の外部機器との間で、クロック信号ＳＧＮ＿ＣＬＫ２、制御信号ＳＧＮ＿ＣＴＬ２、およびデータ信号ＳＧＮ＿ＤＡＴ２を伝送する、外部インタフェース電極（インタフェース端子）ＯＩＦを有する。
また、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送されるデータ信号ＳＧＮ＿ＤＡＴ２と、ロジックチップＬＣとメモリチップＭＣとの間で伝送されるデータ信号ＳＧＮ＿ＤＡＴ１とは、異なるデータ信号であっても良い。ロジックチップＬＣの演算処理回路ＰＲＣで演算処理を行うことにより、処理の前後で、入力信号と出力信号が異なる場合がある。
また、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送される制御信号ＳＧＮ＿ＣＴＬ２には、制御回路ＣＴＬや演算処理回路ＰＲＣを制御する信号などが含まれる。したがって、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送される制御信号ＳＧＮ＿ＣＴＬ２と、ロジックチップＬＣとメモリチップＭＣとの間で伝送される制御信号ＳＧＮ＿ＣＴＬ１とは、互いに異なっている。
また、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送されるクロック信号ＳＧＮ＿ＣＬＫ２には、制御回路ＣＴＬ回路に対するタイミング信号の他、演算処理回路ＰＲＣに対するタイミング信号が含まれていても良い。したがって、したがって、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送されるクロック信号ＳＧＮ＿ＣＬＫ２と、ロジックチップＬＣとメモリチップＭＣとの間で伝送されるクロック信号ＳＧＮ＿ＣＬＫ１とは、互いに異なっていても良い。
上記のように、メモリ回路ＲＡＭへのデータ信号ＳＧＮ＿ＤＡＴ１の入力、およびメモリ回路ＲＡＭからのデータ信号ＳＧＮ＿ＤＡＴ１の出力は、ロジックチップＬＣを介して実施される。したがって、メモリチップＭＣに接続される信号伝送経路（図２参照）の大部分がロジックチップＬＣを介して配線基板ＩＰ１の端子ＬＤと電気的に接続され、ロジックチップＬＣを介さずに、配線基板ＩＰ１の端子ＬＤと電気的に接続される信号伝送経路は殆どない。
言い換えれば、ロジックチップＬＣの信号伝送経路を構成する電極ＰＤＬには、複数の外部インタフェース電極ＯＩＦと複数の内部インタフェース電極ＩＩＦとが含まれる。一方、メモリチップＭＣの信号伝送経路を構成する電極ＰＤＭは、殆どが、ロジックチップＬＣとの間で信号を伝送する内部インタフェース電極ＩＩＦであり、外部インタフェース電極ＯＩＦは無いまたは少ない。
図５に示す例では、メモリチップＭＣに接続される全ての信号伝送経路がロジックチップＬＣと電気的に接続されている。言い換えれば、図５に示す例では、メモリチップＭＣの外部インタフェース電極ＯＩＦは存在しない。しかし、図５に対する変形例としては、図５に示す信号伝送経路以外の信号伝送経路が、ロジックチップＬＣを介さずに、配線基板ＩＰ１の端子ＬＤと電気的に接続されていても良い。
図示は省略するが、例えば、半導体装置ＰＫＧ１の組立後にメモリチップＭＣに対して個別に試験を行うためのテスト用の信号伝送経路などは、ロジックチップＬＣを介さずに、配線基板ＩＰ１の端子ＬＤと電気的に接続されていても良い。言い換えれば、図５に対する変形例では、配線基板ＩＰ１が有する複数の端子ＬＤに、ロジックチップＬＣを介さずにメモリチップＭＣと電気的に接続される信号端子と、ロジックチップＬＣを介してメモリチップＭＣと電気的に接続される複数の信号端子と、が含まれる場合がある。
上記の場合、メモリ回路ＲＡＭは、制御回路ＣＴＬを介して入出力動作が制御されるので、ロジックチップＬＣを介さずに、配線基板ＩＰ１の端子ＬＤと電気的に接続される信号伝送経路があった場合でも、その数は少ない。つまり、ロジックチップＬＣを介してメモリチップＭＣと電気的に接続される信号端子の数は、ロジックチップＬＣを介さずにメモリチップＭＣと電気的に接続される信号端子の数よりも多い。
なお、上記した、「ロジックチップＬＣを介さずにメモリチップＭＣと電気的に接続される信号端子の数」とは、図５に示す例のように、ロジックチップＬＣを介さずにメモリチップＭＣと電気的に接続される信号端子の数が０個である場合も含む。
＜半導体装置の構造＞
次に、半導体装置ＰＫＧ１の構造について説明する。図６は、図１に示す半導体装置のＡ−Ａ線に沿った断面図である。また、図７は、図１に示す半導体装置のＢ−Ｂ線に沿った断面図である。また、図８は、図１に示す半導体装置の下面側の構造を示す平面図である。また、図９は、図１に示すロジックチップの表面側の平面図である。また、図１０は、図１に示すメモリチップの表面側の平面図である。
なお、図６および図７は断面図であるが、図の見易さを優先して、絶縁層ＩＬ、ＳＲ１、ＳＲ２およびアンダフィル樹脂ＵＦに対するハッチングを省略している。また、図８は平面図であるが、複数の端子ＬＤを、流れる電流の種類に応じて異なる模様を付して示し、各模様の表す意味は、凡例の隣に符号を付して示している。また、図９および図１０は平面図であるが、複数の電極ＰＤＬを、流れる電流の種類に応じて異なる模様を付して示し、各模様の表す意味は、凡例の隣に符号を付して示している。
図６に示すように、配線基板ＩＰ１は、ロジックチップＬＣおよびメモリチップＭＣ（図７参照）が搭載された上面（面、主面、チップ搭載面）ＩＰｔ、上面ＩＰｔとは反対側の下面（面、主面、実装面）ＩＰｂ、および上面ＩＰｔと下面ＩＰｂの間に配置された複数の側面ＩＰｓを有し、図１および図８に示すように平面視において四角形の外形形状を成す。図１および図８に示す例では、配線基板ＩＰ１の平面サイズ（平面視における寸法、上面ＩＰｔおよび下面ＩＰｂの寸法、外形サイズ）は、例えば一辺の長さが３０ｍｍ〜１００ｍｍ程度の四角形を成す。
図１に示すように、平面視において、配線基板ＩＰ１の周縁部は、基板辺Ｓｉｐ１、基板辺Ｓｉｐ１の反対側に位置する基板辺Ｓｉｐ２、基板辺Ｓｉｐ１および基板辺Ｓｉｐ２と交差する基板辺Ｓｉｐ３、および基板辺Ｓｉｐ３の反対側に位置する基板辺Ｓｉｐ４を有する。図１に示す例では、配線基板ＩＰ１の四辺のうちの基板辺Ｓｉｐ１と電源供給装置ＲＧＬ１とが互いに対向するように、半導体装置ＰＫＧ１は配線基板ＭＢ１上に搭載されている。
配線基板ＩＰ１は、上面ＩＰｔ側に搭載されたロジックチップＬＣを含む複数の半導体チップと、図１に示すマザーボード（実装基板）である配線基板ＭＢ１と、を電気的に接続するためのインタポーザ（中継基板）である。また、配線基板ＩＰ１は、上面ＩＰｔ側に搭載されたロジックチップＬＣと、複数のメモリチップＭＣと、を電気的に接続するためのインタポーザである。
また、図６に示すように、配線基板ＩＰ１は、チップ搭載面である上面ＩＰｔ側と実装面である下面ＩＰｂ側を電気的に接続する複数の配線層（図６に示す例では１０層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０を有する。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンが形成され、絶縁層ＩＬにより覆われる。
また、複数の配線層のうち、最も上面ＩＰｔ側に配置される配線層ＷＬ１の大部分は、ソルダレジスト膜である絶縁膜ＳＲ１に覆われる。また、複数の配線層のうち、最も下面ＩＰｂ側に配置される配線層ＷＬ１０の大部分は、ソルダレジスト膜である絶縁膜ＳＲ２に覆われる。
また、配線基板ＩＰ１は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなるコア層（コア材、コア絶縁層）ＣＲの上面および下面に、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、コア層ＣＲの上面側の配線層ＷＬ５と下面側の配線層ＷＬ６とは、コア層ＣＲの上面と下面のうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線ＴＷを介して電気的に接続されている。
図６および図７に示すように、配線基板ＩＰ１の上面ＩＰｔには、ロジックチップＬＣまたはメモリチップＭＣ（図７参照）と電気的に接続される複数のボンディングパッド（ボンディングリード、半導体チップ接続用端子）ＴＣＳが形成されている。また、配線基板ＩＰ１の下面ＩＰｂには、半導体装置ＰＫＧ１の外部入出力端子である複数の端子（ランド、外部接続端子）ＬＤが形成されている。複数のボンディングパッドＴＣＳと複数の端子ＬＤは、配線基板ＩＰ１に形成された配線ＷＲ、ビアＶＡ、およびスルーホール配線ＴＷを介して、それぞれ電気的に接続されている。
なお、図６に示す例では、配線基板ＩＰ１はコア材であるコア層ＣＲの上面側および下面側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図６に対する変形例としては、プリプレグ材などの硬い材料からなるコア層ＣＲを有さず、絶縁層ＩＬと配線ＷＲなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線ＴＷは形成せず、各配線層は、ビアＶＡを介して電気的に接続される。また、図６では、１０層の配線層を有する配線基板ＩＰ１を例示的に示しているが、変形例としては、例えば、１１層以上、あるいは９層以下の配線層を有する配線基板を用いても良い。
また、図８に示す複数の端子ＬＤは、配線基板ＩＰ１が有する複数の配線層のうち、最下層（図６に示す例では第１０層目の配線層ＷＬ１０）に形成された導体パターンである。詳しくは、図４に示すように、最下層に形成された導体パターンは、配線基板ＩＰ１の下面ＩＰｂを覆うように形成された絶縁膜ＳＲ２により覆われる。また、絶縁膜ＳＲ２には複数の開口部ＳＲｋ２が形成され、複数の開口部ＳＲｋ２のそれぞれにおいて、最下層の配線層ＷＬ１０に形成された導体パターンの一部が露出する。
また、図８に示す端子ＬＤを構成する複数の導体パターンは、他の端子ＬＤとは電気的に分離され、端子ＬＤ毎に独立して形成された、個別の導体パターンを含む。例えば、信号線ＳＧＷと電気的に接続される信号用の端子ＳＧＬＤの場合、隣の端子ＬＤとは電気的に分離されている。このように、隣り合う信号用の端子ＳＧＬＤを電気的に分離することで、信号伝送経路のそれぞれに、異なる信号電流を流すことができる。
また、図８に示す端子ＬＤを構成する複数の導体パターンは、電源プレーンＶＨＰ、電源プレーンＶＱＰのように複数の端子ＬＤが連結された相対的に面積の大きい導体膜を含む。以下、隣り合う複数の端子ＬＤが連結された面積を有する導体膜を、導体プレーンと呼ぶ。また、導体プレーンのうち、電源電位の供給経路を構成する導体プレーンを、電源プレーンと呼ぶ。また、導体プレーンのうち、基準電位の供給経路を構成する導体プレーンを、グランドプレーンと呼ぶ。
本実施の形態のように導体プレーンを端子ＬＤの一部として利用する場合、一つの導体プレーンに複数の開口部ＳＲｋ２が形成される。例えば電源プレーンＶＨＰの場合、一つの電源プレーンＶＨＰと厚さ方向に重なる位置に複数の開口部ＳＲｋ２が形成される。この複数の開口部ＳＲｋ２のそれぞれが、電源プレーンＶＨＰを半田ボールＳＢｐ（図４参照）と接続するための端子ＶＨＬＤとして機能する。このように、一つの電源プレーンＶＨＰを利用して複数の端子ＬＤを設けることで、電源電位の供給経路中の抵抗を低減できる。そして、電源電位の供給経路の抵抗を低減する結果、駆動時の半導体装置ＰＫＧ１の温度上昇を抑制できるので、回路動作を安定化させることができる。
また、図６に示す例では、複数の端子ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢｐが接続されている。半田ボールＳＢｐは、半導体装置ＰＫＧ１を図１に示す配線基板ＭＢ１に実装する際に、配線基板ＭＢ１側の複数の端子ＣＮ（図４参照）と複数の端子ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢｐは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図８に示すように複数の端子ＬＤは、行列状（アレイ状、マトリクス状）に配置されている。また、複数の端子ＬＤに接合される複数の半田ボールＳＢｐ（図６参照）も行列状（マトリクス状）に配置されている。このように、配線基板ＩＰ１の実装面側に、複数の外部端子（半田ボールＳＢｐ、端子ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板ＩＰ１の実装面（下面ＩＰｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、図１に示すように、半導体装置ＰＫＧ１は、配線基板ＩＰ１上に搭載されるロジックチップＬＣおよび複数のメモリチップＭＣを有している。ロジックチップＬＣおよび複数のメモリチップＭＣは、配線基板ＩＰ１上に並べて搭載されている。言い換えれば、ロジックチップＬＣおよび複数のメモリチップＭＣは、積層されず、平面視において、互いに重なる部分がない。
また、ロジックチップＬＣは、平面視において配線基板ＩＰ１よりも平面積が小さい四角形の外形形状を成す。詳しくは、平面視において、ロジックチップＬＣの周縁部は、チップ辺Ｓｃｐ１、チップ辺Ｓｃｐ１の反対側に位置するチップ辺Ｓｃｐ２、チップ辺Ｓｃｐ１およびチップ辺Ｓｃｐ２と交差するチップ辺Ｓｃｐ３、およびチップ辺Ｓｃｐ３の反対側に位置するチップ辺Ｓｃｐ４を有する。図１に示す例では、ロジックチップＬＣは、チップ辺Ｓｃｐ１と基板辺Ｓｉｐ１とが、並んで延びるように配線基板ＩＰ１上に搭載される。詳しくは、ロジックチップＬＣは、チップ辺Ｓｃｐ１と基板辺Ｓｉｐ１、チップ辺Ｓｃｐ２と基板辺Ｓｉｐ２、チップ辺Ｓｃｐ３と基板辺Ｓｉｐ３、およびチップ辺Ｓｃｐ４と基板辺Ｓｉｐ４、がそれぞれ互いに並ぶように、配線基板ＩＰ１上に搭載される。
また、複数のメモリチップＭＣのそれぞれは、平面視において配線基板ＩＰ１よりも平面積が小さい四角形の外形形状を成す。図１に示す例では、複数のメモリチップＭＣのそれぞれは長方形を成す。詳しくは、図１０に示すように、平面視において、メモリチップＭＣの周縁部は、チップ辺Ｓｍｃ１、チップ辺Ｓｍｃ１の反対側に位置するチップ辺Ｓｍｃ２、チップ辺Ｓｍｃ１およびチップ辺Ｓｍｃ２と交差するチップ辺Ｓｍｃ３、およびチップ辺Ｓｍｃ３の反対側に位置するチップ辺Ｓｍｃ４を有する。また、図１０に示す例では、チップ辺Ｓｍｃ１とチップ辺Ｓｍｃ２とが、それぞれ長辺であり、チップ辺Ｓｍｃ３とチップ辺Ｓｍｃ４とが、それぞれ短辺である。
また、図１に示す例では、複数のメモリチップＭＣのそれぞれの面積は、ロジックチップＬＣの面積よりも大きい。メモリチップＭＣの記憶容量は、メモリ回路ＲＡＭ（図５参照）の形成領域の面積に比例して大きくなる。このため、複数のメモリチップＭＣのそれぞれの面積は、ロジックチップＬＣの面積よりも大きくすることで、メモリチップＭＣの記憶容量を増大させることができる。
また、図１に示すように、複数のメモリチップＭＣのそれぞれは、ロジックチップＬＣのチップ辺Ｓｃｐ１の延長線と、配線基板ＩＰ１の基板辺Ｓｉｐ１との間に搭載される。複数のメモリチップＭＣを、チップ辺Ｓｃｐ１の延長線と基板辺Ｓｉｐ１との間に搭載することの利点については、後述する。
また、図６に示すように、ロジックチップＬＣは、表面（主面、上面）ＬＣｔ、表面ＬＣｔとは反対側の裏面（主面、下面）ＬＣｂ、および、表面ＬＣｔと裏面ＬＣｂとの間に位置する側面ＬＣｓを有する。
ロジックチップＬＣの表面ＬＣｔ側には、複数の電極（チップ端子、ボンディングパッド）ＰＤＬが形成されている。複数の電極ＰＤＬは、ロジックチップＬＣの表面ＬＣｔにおいてロジックチップＬＣの表面ＬＣｔを保護する保護膜から露出している。本実施の形態では、図９に示すように、複数の電極ＰＤＬは、ロジックチップＬＣの表面ＬＣｔに行列状（マトリクス状、アレイ状）に配置されている。ロジックチップＬＣの電極である複数の電極ＰＤＬを行列状に配置することで、ロジックチップＬＣの表面ＬＣｔを電極の配置スペースとして有効活用することができるので、ロジックチップＬＣの電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数の電極ＰＤＬが表面ＬＣｔの周縁部に形成されるタイプの半導体チップに適用することもできる。
また、図６に示す例では、ロジックチップＬＣは、表面ＬＣｔが配線基板ＩＰ１の上面ＩＰｔと対向配置された状態で、配線基板ＩＰ１上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
また、図示は省略するが、ロジックチップＬＣの主面（詳しくは、ロジックチップＬＣの基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極ＰＤＬは、ロジックチップＬＣの内部（詳しくは、表面ＬＣｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
ロジックチップＬＣ（詳しくは、ロジックチップＬＣの基材）は、例えばシリコン（Ｓｉ）から成る。また、表面ＬＣｔには、ロジックチップＬＣの基材および配線を覆う絶縁膜が形成されており、複数の電極ＰＤＬのそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極ＰＤＬは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）から成る。なお、電極ＰＤＬを構成する材料は、アルミニウム（Ａｌ）に限らず、銅（Ｃｕ）であっても良い。
また、図６に示すように、複数の電極ＰＤＬにはそれぞれ突起電極ＳＢｃが接続され、ロジックチップＬＣの複数の電極ＰＤＬと、配線基板ＩＰ１の複数のボンディングパッドＴＣＳとは、複数の突起電極ＳＢｃを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）ＳＢｃは、ロジックチップＬＣの表面ＬＣｔ上に突出するように形成された金属部材（導電性部材）である。突起電極ＳＢｃは、本実施の形態では、電極ＰＤＬ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極ＰＤＬとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。
また、半田バンプを構成する半田材としては、上記した半田ボールＳＢｐと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。ロジックチップＬＣを配線基板ＩＰ１に搭載する際には、複数の電極ＰＤＬおよび複数のボンディングパッドＴＣＳの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極ＳＢｃが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極ＳＢｃとして用いても良い。
また、図７に示すように、メモリチップＭＣのそれぞれは、表面（主面、上面）ＭＣｔ、表面ＭＣｔとは反対側の裏面（主面、下面）ＭＣｂ、および、表面ＭＣｔと裏面ＭＣｂとの間に位置する側面ＭＣｓを有する。
メモリチップＭＣの表面ＭＣｔ側には、複数の電極（チップ端子、ボンディングパッド）ＰＤＭが形成されている。複数の電極ＰＤＭは、メモリチップＭＣの表面ＭＣｔにおいてメモリチップＭＣの表面ＭＣｔを保護する保護膜から露出している。本実施の形態では、図１０に示すように、複数の電極ＰＤＭは、メモリチップＭＣの表面ＬＣｔに行列状（マトリクス状、アレイ状）に配置されている。
図１０に示す例では、メモリチップＭＣはチャネルＣｈＡ０、ＣｈＡ１、ＣｈＢ０、ＣｈＢ１の四つのチャネル領域に分割され、各チャネル領域に、それぞれ複数の電極ＰＤＭが行列状に配列されている。メモリチップＭＣの各チャネル領域は、それぞれメモリ回路ＲＡＭ（図５参照）が形成された領域を有し、各チャネル領域のメモリ回路ＲＡＭのそれぞれが、電極ＰＤＭを介して図６に示すロジックチップＬＣと電気的に接続される。
このように、一つのメモリチップＭＣを複数のチャネル領域に分割することで、周波数を一定とした場合における単位時間当たりに伝送されるデータ信号の数を増加させることができる。
また、メモリチップＭＣの電極である複数の電極ＰＤＬを行列状に配置することで、メモリチップＭＣの表面ＭＣｔを電極の配置スペースとして有効活用することができるので、メモリチップＭＣの電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。
また、図７に示す例では、メモリチップＭＣは、表面ＭＣｔが配線基板ＩＰ１の上面ＩＰｔと対向配置された状態で、配線基板ＩＰ１上に搭載されている。すなわち、図６に示すロジックチップＬＣと同様に、フェイスダウン実装方式で配線基板ＩＰ１に搭載されている。
また、メモリチップＭＣの主面（詳しくは、メモリチップＭＣの基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極ＰＤＭは、メモリチップＭＣの内部（詳しくは、表面ＭＣｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
メモリチップＭＣ（詳しくは、メモリチップＭＣの基材）は、例えばシリコン（Ｓｉ）から成る。また、表面ＭＣｔには、メモリチップＭＣの基材および配線を覆う絶縁膜が形成されており、複数の電極ＰＤＭのそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極ＰＤＭは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）から成る。
また、図７に示すように、複数の電極ＰＤＭにはそれぞれ突起電極ＳＢｃが接続され、メモリチップＭＣの複数の電極ＰＤＭと、配線基板ＩＰ１の複数のボンディングパッドＴＣＳとは、複数の突起電極ＳＢｃを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）ＳＢｃ、および突起電極ＳＢｃと電極ＰＤＭとの間に配置される下地金属膜は、上記した通りなので重複する説明は省略する。
また、図６に示すロジックチップＬＣと配線基板ＩＰ１の間、および図７に示すメモリチップＭＣと配線基板ＩＰ１の間には、アンダフィル樹脂（絶縁性樹脂）ＵＦがそれぞれ配置される。アンダフィル樹脂ＵＦは、ロジックチップＬＣの表面ＬＣｔと配線基板ＩＰ１の上面ＩＰｔの間の空間、およびメモリチップＭＣの表面ＭＣｔと配線基板ＩＰ１の上面ＩＰｔの間の空間を塞ぐように配置される。
また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップ（ロジックチップＬＣおよびメモリチップＭＣ）と配線基板ＩＰ１の電気的接続部分（複数の突起電極ＳＢｃの接合部）を封止するように配置される。このように、複数の突起電極ＳＢｃと複数のボンディングパッドＴＣＳとの接合部をアンダフィル樹脂ＵＦで覆うことで、半導体チップと配線基板ＩＰ１の電気的接続部分に生じる応力を緩和させることができる。また、ロジックチップＬＣの複数の電極ＰＤＬと複数の突起電極ＳＢｃとの接合部に生じる応力についても緩和させることができる。さらには、ロジックチップＬＣの半導体素子（回路素子）が形成された主面を保護することもできる。
＜電源電位供給経路と信号伝送経路のレイアウトの詳細＞
次に、上記した電子装置ＥＤＶ１（図１参照）が有する半導体装置ＰＫＧ１の電源電位供給経路と、信号伝送経路とのレイアウトについて詳細に説明する。まず、本実施の形態のように、一つの半導体パッケージ内に複数のシステムを作りこみ、かつ、電気的な特性を向上させる場合、複数のシステムを駆動する電源を供給する経路、あるいは半導体装置ＰＫＧ１との間で信号電流を入力または出力する信号伝送経路、を効率的に配置する必要がある。
そこで、本願発明者は、配線経路を効率化させる取り組みとして、まず、信号伝送経路の種類に着目した。すなわち、図２に示すように、本実施の形態の半導体装置ＰＫＧ１は、半導体装置ＰＫＧ１の内部で（詳しくは、ロジックチップＬＣとメモリチップＭＣとの間で）電気信号を伝送する内部インタフェース経路（内部伝送経路）ＳＧＮ＿Ｐ１を有する。また、本実施の形態の半導体装置ＰＫＧ１は、半導体装置ＰＫＧ１の外部機器との間で、電気信号を伝送する外部インタフェース経路（外部伝送経路）ＳＧＮ＿Ｐ２を有する。
この内部インタフェース経路ＳＧＮ＿Ｐ１と、外部インタフェース経路ＳＧＮ＿Ｐ２とを混在させた場合、配線経路が複雑になるため、各信号伝送経路のそれぞれの伝送品質を向上させることが困難になる。特に、各配線経路の動作周波数を増加させて伝送速度を向上させる場合、伝送経路とリターンパス（リファレンス経路）との離間距離のマージンが小さいため、配線経路はできる限り単純化することが好ましい。
そこで、本実施の形態では、図１に示すように、複数のメモリチップＭＣのそれぞれは、ロジックチップＬＣのチップ辺Ｓｃｐ１の延長線と、配線基板ＩＰ１の基板辺Ｓｉｐ１との間に搭載される。上記したように複数のメモリチップＭＣが有する信号伝送経路は、その大部分（全てである場合を含む）がロジックチップＬＣと電気的に接続される。すなわち、複数のメモリチップＭＣが有する信号伝送経路は、その大部分（全部である場合を含む）が内部インタフェース経路ＳＧＮ＿Ｐ１である。
このため、図１に示すように複数のメモリチップＭＣのそれぞれが、ロジックチップＬＣのチップ辺Ｓｃｐ１の延長線と、配線基板ＩＰ１の基板辺Ｓｉｐ１との間に搭載されると、図２に示す内部インタフェース経路ＳＧＮ＿Ｐ１を構成する配線は、チップ辺Ｓｃｐ１の延長線と、配線基板ＩＰ１の基板辺Ｓｉｐ１との間に集約して設けることができる。
一方、図２に示す外部インタフェース経路ＳＧＮ＿Ｐ２は、ロジックチップＬＣと電気的に接続される。したがって、外部インタフェース経路ＳＧＮ＿Ｐ２を構成する配線を、図１に示すロジックチップＬＣのチップ辺Ｓｃｐ２の延長線と、配線基板ＩＰ１の基板辺Ｓｉｐ１との間に集約して設ければ、内部インタフェース経路ＳＧＮ＿Ｐ１と、外部インタフェース経路ＳＧＮ＿Ｐ２との形成領域を分離することができる。
次に、本願発明者は、電源電位の供給経路と、信号伝送経路との関係について検討した。特に、半導体装置ＰＫＧ１の特性低下の原因になり易い、大電流が流れる伝送経路に着目して検討を行った。半導体装置ＰＫＧ１の特性低下の原因になり易い大電流とは、例えば、５Ａ（アンペア）を超えるような電流である。本実施の形態では、図２に示す電源電位供給経路ＶＤＨ＿Ｐには、例えば１０Ａの電流が流れるので、電源電位供給経路ＶＤＨ＿Ｐは大電流が流れる経路に該当する。
大電流が流れることによる半導体装置ＰＫＧ１の特性低下の原因の一つは、伝送経路中に大電流が流れることにより生じる熱によって半導体装置ＰＫＧ１の温度が上昇することである。
半導体装置ＰＫＧ１の温度上昇の原因となる熱は、ジュール熱である。したがって、伝送経路中の抵抗を低減することにより、発熱量を低減することができる。また、伝送経路の抵抗は、伝送経路の断面積を大きくすることにより低減することができるので、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることで、発熱量を低減することができる。
しかし、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくするためには、電源電位供給経路ＶＤＨ＿Ｐを構成する導体パターンの面積を大きくする必要がある。特に、図２に示す半導体装置ＰＫＧ１と配線基板ＭＢ１とを電気的に接続する部分では、連続的に隣り合う多数の端子ＬＤを電源電位供給経路ＶＤＨ＿Ｐとして利用する必要がある。
このため、図８に示すように、電源電位供給経路ＶＤＨ＿Ｐを構成する複数の端子ＶＨＬＤを設けた領域には、他の種類の信号または電位の供給経路である端子ＬＤを設けることができない。したがって、端子ＬＤのレイアウト設計に制約が生じる。
ここで、本願発明者は、複数のメモリチップＭＣが有する信号伝送経路は、その大部分（全てである場合を含む）がロジックチップＬＣと電気的に接続される内部インタフェース経路ＳＧＮ＿Ｐ１である点に着目した。すなわち、メモリチップＭＣに接続される内部インタフェース経路ＳＧＮ＿Ｐ１は、ロジックチップＬＣと電気的に接続されていれば良い。このため、半導体装置ＰＫＧ１の外部端子である端子ＬＤとメモリチップＭＣとを直接的に接続する伝送経路は少ない。したがって、図１に示すロジックチップＬＣのチップ辺Ｓｃｐ２の延長線と、配線基板ＩＰ１の基板辺Ｓｉｐ１との間の領域に電源電位供給経路ＶＤＨ＿Ｐ（図２参照）を設けることで、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくした場合でも、端子ＬＤ（図８参照）のレイアウト設計に制約が生じ難い。
したがって、図３に示すように、本実施の形態の電子装置ＥＤＶ１が有する配線基板ＭＢ１は、複数のメモリチップのそれぞれに電源電位ＶＤＤＱ＿Ｍ１、ＶＤＤＱ＿Ｍ２（図５参照）を供給する電源線ＶＱＷと、ロジックチップＬＣに、電源電位ＶＤＤＱ＿Ｍ１、ＶＤＤＱ＿Ｍ２よりも大きい電源電位ＶＤＤＨ（図５参照）を供給する電源線ＶＨＷと、を有する。また、電源線ＶＨＷの幅ＷＨは、電源線ＶＱＷの幅ＷＱよりも大きい。また、電源線ＶＨＷは、平面視において、配線基板ＭＢ１の基板辺Ｓｉｐ１と交差し、かつ、配線基板ＭＢ１の基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる。
言い換えれば、本実施の形態の電子装置ＥＤＶ１は、ロジックチップＬＣに電源電位ＶＤＤＨ（図５参照）を供給する電源線ＶＨＷは、基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって引き込まれている。これにより、大電流が流れる電源線ＶＨＷの幅ＷＨを太くすることができるので、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることができる。
この結果、電源電位供給経路ＶＤＨ＿Ｐに電流を流すことによる発熱量を低減し、半導体装置ＰＫＧ１の温度上昇を抑制することができる。また、半導体装置ＰＫＧ１の温度上昇を抑制することにより、温度上昇に起因する半導体装置ＰＫＧ１の電気的特性の低下を抑制できる。つまり、半導体装置ＰＫＧ１や半導体装置ＰＫＧ１を備える電子装置ＥＤＶ１の信頼性を向上させることができる。
また、図９に示すように、本実施の形態の半導体装置ＰＫＧ１が有するロジックチップＬＣは、複数のメモリチップＭＣ（図１０参照）との間で電気信号を伝送する複数の内部インタフェース経路ＳＧＮ＿Ｐ１を構成する複数の内部インタフェース電極ＩＩＦを有する。また、複数の内部インタフェース電極ＩＩＦは、ロジックチップＬＣの有する四辺のうち、チップ辺Ｓｃｐ１（図３で言う、基板辺Ｓｉｐ１に最も近い辺）に沿って配置される。言い換えれば、複数の内部インタフェース電極ＩＩＦは、ロジックチップＬＣの有する四辺のうち、チップ辺Ｓｃｐ１側に寄っている。
このように、複数の内部インタフェース電極ＩＩＦを、ロジックチップＬＣのチップ辺Ｓｃｐ１側に寄せて設けることにより、内部インタフェース経路ＳＧＮ＿Ｐ１の経路距離を短くすることができる。本実施の形態の配線レイアウトのイメージを図１１および図１２を用いて説明する。図１１および図１２は、図５に示す内部インタフェース経路の配線イメージを示す説明図である。なお、図１１および図１２に示す例では、配線基板ＩＰ１が有する複数の配線層のうち、第２層目の配線層ＷＬ２および第４層目の配線層ＷＬ４でそれぞれ複数の信号伝送経路を引き回す例を示している。
図１１および図１２に示すように、複数の内部インタフェース電極ＩＩＦを、ロジックチップＬＣのチップ辺Ｓｃｐ１側に寄せて設けると、内部インタフェース電極ＩＩＦとメモリチップＭＣの距離が近くなるので、配線経路の距離を短くすることができる。また、配線経路の距離を短くすれば、配線密度を低減することができるので、内部インタフェース経路の電気的特性を制御し易くなる。
例えば、本実施の形態では、内部インタフェース経路ＳＧＮ＿Ｐ１は、信号を伝送する配線の周囲を、導体パターンで囲む、ストリップラインと呼ばれる配線構造になっている。ストリップライン構造の場合、信号伝送経路を構成する配線が形成された配線層の一層上の配線層、および一層下の配線層に、上記配線よりも幅が太い導体パターン（以下、導体プレーンと記載する）を形成する。導体プレーンには、例えば基準電位、あるいは電源電位が供給される。また、信号伝送経路を構成する配線が形成された配線層では、当該配線の周囲に、基準電位、あるいは電源電位が供給された導体パターンが、離間して形成されている。このように、信号伝送経路を構成する配線の周囲を基準電位、あるいは電源電位が供給された導体パターンで囲むことにより、電磁波の広がりを抑制することができる。
ここで、ストリップラインの効果を得るためには、信号伝送経路を構成する配線と、周囲の導体パターンとの離間距離を一定の範囲内で制御することが好ましい。本実施の形態では、上記したように配線密度を低減できるので、ストリップラインの配線構造を利用する際に、信号伝送経路を構成する配線と、周囲の導体パターンとの離間距離を制御し易い。したがって、電磁波の広がりを抑制し、内部インタフェース経路ＳＧＮ＿Ｐ１の電気的特性を向上させることができる。
なお、配線密度の低下を考慮しない場合には、図９に示すロジックチップＬＣの有する複数の電極ＰＤＬのうち、任意の位置に内部インタフェース電極ＩＩＦを設けることもできる。この場合でも、上記したように、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることはできる。
また、配線密度を低減する観点からは、図１１および図１２に示すように、信号伝送経路を異なる配線層で引き回すことが好ましい。例えば、図１１および図１２に示すように、配線層ＷＬ２と配線層ＷＬ４で信号伝送経路を引き回す場合、各配線層ＷＬ２，ＷＬ４間に導体プレーンを配置できるので、例えば、平面視において、配線層ＷＬ２に引き回された信号伝送経路と配線層ＷＬ４に引き回された信号伝送経路とが互いに交差しても、電気的特性の低下を抑制できる。
なお、図１１および図１２では、配線密度を低減するための更に好ましい実施態様を例示的に説明したが、本実施の形態に対する変形例としては、複数（複数種）の信号伝送経路を同じ配線層に形成しても良い。
また、図３に示すように、本実施の形態の配線基板ＭＢ１が有する電源線ＶＨＷは、平面視において、ロジックチップＬＣのチップ辺Ｓｃｐ１と重なる線と交差し、かつ、配線基板ＩＰ１の基板辺Ｓｉｐ１からロジックチップＬＣのチップ辺Ｓｃｐ２に向かって延びる。つまり、本実施の形態の電子装置ＥＤＶ１は、ロジックチップＬＣに電源電位ＶＤＤＨ（図５参照）を供給する電源線ＶＨＷは、ロジックチップＬＣと重なる、ロジックチップＬＣの直下の領域まで引き込まれている。
これにより、図２に示すように、ロジックチップＬＣに電源電位ＶＤＤＨ（図５参照）を供給する電源電位供給経路ＶＤＨ＿Ｐを、配線基板ＩＰ１の厚さ方向に直線的に形成することができる。このように、電源電位供給経路ＶＤＨ＿Ｐを、ロジックチップＬＣの直下の領域からロジックチップＬＣに向かって、直線的に形成することで、電源電位供給経路ＶＤＨ＿Ｐの厚さ方向の距離を短くすることができる。この結果、電源電位供給経路ＶＤＨ＿Ｐに電流を流すことによる発熱量を低減し、半導体装置ＰＫＧ１の温度上昇を抑制することができる。
また、上記したように、複数の内部インタフェース電極ＩＩＦ（図９参照）を、ロジックチップＬＣのチップ辺Ｓｃｐ１側に寄せて設けた場合、内部インタフェース経路ＳＧＮ＿Ｐ１と電源電位供給経路ＶＤＨ＿Ｐとの距離を離すことが好ましい。本実施の形態によれば、電源線ＶＨＷは、ロジックチップＬＣと重なる、ロジックチップＬＣの直下の領域まで引き込まれているので、内部インタフェース経路ＳＧＮ＿Ｐ１と電源電位供給経路ＶＤＨ＿Ｐとの距離を容易に離すことができる。
なお、本実施の形態に対する変形例として、図３に示す電源線ＶＨＷが、ロジックチップＬＣと重なる領域までは引き込まれず、基板辺Ｓｉｐ１とロジックチップＬＣのチップ辺Ｓｃｐ１と重なる線との間まで引き込まれていても良い。
また、図８に示すように、本実施の形態の配線基板ＩＰ１は、下面ＩＰｂに形成され、複数のメモリチップＭＣのそれぞれに電源電位ＶＤＤＱ（図５参照）を供給する電源プレーン（電源用導体パターン）ＶＱＰを有する。また、配線基板ＩＰ１は、下面ＩＰｂに形成され、ロジックチップＬＣに、電源電位ＶＤＤＱよりも大きい電源電位ＶＤＤＨ（図５参照）を供給する電源プレーン（電源用導体パターン）ＶＨＰと、を有する。また、電源プレーンＶＨＰの幅ＷＨは、電源プレーンＶＱＰの幅ＷＱよりも大きい。また、電源プレーンＶＨＰは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる。
本実施の形態に対する変形例としては、半導体装置ＰＫＧ１の配線基板ＩＰ１の端子ＬＤとして、複数の端子ＬＤが連結された電源プレーンＶＨＰを用いなくても良い。この場合でも、電源線ＶＨＷに接続される端子ＬＤの数を増やせば、図２に示す電源電位供給経路ＶＤＨ＿Ｐの断面積を低減することができる。
しかし、本実施のように配線基板ＩＰ１が有する複数の配線層のうち、端子ＬＤが形成される最下層の配線層ＷＬ１０（図６参照）に電源プレーンＶＨＰを設けることにより、配線基板ＩＰ１と配線基板ＭＢ１とを電気的に接続する部分における発熱量を低減することができる。
また、本実施の形態のように、基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる電源プレーンＶＨＰを有している場合、例えば図２に示す電源線ＶＨＷの引き込み距離が小さい場合でも、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることができる。例えば、図３に示す電源線ＶＨＷが、ロジックチップＬＣと重なる領域までは引き込まれず、基板辺Ｓｉｐ１とロジックチップＬＣのチップ辺Ｓｃｐ１と重なる線との間まで引き込まれている場合、電源線ＶＨＷの抵抗が大きくなる。しかし、基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる電源プレーンＶＨＰを設けることにより、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることができる。
また、図８に示すように、本実施の形態の配線基板ＩＰ１が有する電源プレーンＶＨＰは、平面視において、ロジックチップＬＣのチップ辺Ｓｃｐ１と重なる線と交差し、かつ、配線基板ＩＰ１の基板辺Ｓｉｐ１からロジックチップＬＣのチップ辺Ｓｃｐ２に向かって延びる。つまり、本実施の形態の電子装置ＥＤＶ１は、ロジックチップＬＣに電源電位ＶＤＤＨ（図５参照）を供給する電源プレーンＶＨＰは、ロジックチップＬＣと重なる、ロジックチップＬＣの直下の領域まで引き込まれている。
これにより、例えば電源線ＶＨＷの引き込み距離が小さい場合であっても、図２に示す電源電位供給経路ＶＤＨ＿Ｐを、配線基板ＩＰ１の厚さ方向に直線的に形成することができる。また、上記したように、電源プレーンＶＨＰを、ロジックチップＬＣと重なる、ロジックチップＬＣの直下の領域まで引き込むことにより、内部インタフェース経路ＳＧＮ＿Ｐ１と電源電位供給経路ＶＤＨ＿Ｐとの距離を容易に離すことができる。
また、図１１および図１２を用いて説明したように、配線基板ＩＰ１が有する複数の配線層のうち、第２層目の配線層ＷＬ２と第４層目の配線層ＷＬ４に信号伝送経路を引き回す場合、内部インタフェース経路ＳＧＮ＿Ｐ１は、図６に示すコア層ＣＲよりも下面ＩＰｂ側の配線層ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０には形成されない。
一方、図６に示すように電源電位供給経路ＶＤＨ＿Ｐは、コア層ＣＲよりも下面ＩＰｂ側の配線層ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０において、ロジックチップＬＣの直下の領域まで引き込まれている。図６に示す例では、電源電位供給経路ＶＤＨ＿Ｐは、配線層ＷＬ１０に形成された電源プレーンＶＨＰにより、ロジックチップＬＣの直下の領域まで引き込まれている。
この場合、電源電位供給経路ＶＤＨ＿Ｐを構成する導体プレーンと内部インタフェース経路ＳＧＮ＿Ｐ１との間にプリプレグ材から成るコア層ＣＲが介在する。このため、電源電位供給経路ＶＤＨ＿Ｐに大電流を流すことによるノイズの影響を低減できる。
図１１および図１２に示す複数の内部インタフェース経路ＳＧＮ＿Ｐ１には、高速動作させる信号伝送経路が含まれる。複数の内部インタフェース経路ＳＧＮ＿Ｐ１の動作周波数には、様々な値があるが、複数の内部インタフェース経路ＳＧＮ＿Ｐ１のうちの一部は複数の内部インタフェース経路ＳＧＮ＿Ｐ１のうちの他部と比較して高い周波数で動作させる。例えば、図５に示す、データ信号ＳＧＮ＿ＤＡＴやクロック信号ＳＧＮ＿ＣＬＫは、特に高い周波数で動作させる。また制御信号ＳＧＮ＿ＤＡＴのうちの一部も、高い周波数で動作させる。データ転送速度の高速化を図る場合には、データバスの幅を大きくすることの他、これらの電気信号を伝送する内部インタフェース経路ＳＧＮ＿Ｐ１の動作周波数を高くする。一方、図５に示す制御信号ＳＧＮ＿ＣＴＬ１のうち、チップセレクト信号、やライトイネーブル信号などのコマンド系信号は、コマンドの入力頻度が低いため、相対的に低い周波数で動作させることができる。
上記のように、内部インタフェース経路ＳＧＮ＿Ｐ１の動作周波数を高くする場合には、電源電位供給経路ＶＤＨ＿Ｐを構成する導体プレーンと内部インタフェース経路ＳＧＮ＿Ｐ１との間にコア層ＣＲを介在させてノイズ影響を低減することが特に好ましい。
また、図３に示すように、本実施の形態の配線基板ＭＢ１は、電源線ＶＨＷの両隣に設けられる複数の電源線ＶＱＷを有する。また、複数の電源線ＶＱＷは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１と交差し、かつ、配線基板ＩＰ１の基板辺Ｓｉｐ１から電源線ＶＨＷに沿って延びる。
つまり、本実施の形態の電子装置ＥＤＶ１は、メモリチップＭＣに電源電位ＶＤＤＱ（図５参照）を供給する複数の電源線ＶＱＷと、ロジックチップＬＣに電源電位ＶＤＤＨ（図５参照）を供給する電源線ＶＨＷとを、配線基板ＩＰ１の基板辺Ｓｉｐ１側に集約して配置している。このように電源電位の供給経路を集約することで、信号伝送経路のレイアウト設計上の制約を更に低減できる。
また、図３に示す例では、複数の電源線ＶＱＷのそれぞれは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１側から複数のメモリチップＭＣのそれぞれと重なる領域まで延びる。また、電源線ＶＨＷは、平面視において、複数のメモリチップＭＣのそれぞれと重なる領域の間に配置される。
上記したように半導体装置ＰＫＧ１の外部端子である端子ＬＤとメモリチップＭＣとを直接的に接続する伝送経路は少ない。したがって、本実施の形態に対する変形例としては、電源線ＶＨＷと、メモリチップＭＣの直下の領域とが重なっていても良い。しかし、本実施の形態では、電源線ＶＨＷは、平面視において、複数のメモリチップＭＣのそれぞれと重なる領域の間に配置され、複数のメモリチップＭＣのそれぞれと重なる領域には形成されていない。
これにより、メモリチップＭＣに電源電位ＶＤＤＱ（図５参照）を供給する複数の電源線ＶＱＷをメモリチップＭＣの直下の任意の位置に配置することができる。電源線ＶＱＷは、電源線ＶＨＷと比較して流れる電流の値が小さいので、半導体装置ＰＫＧ１の温度上昇に与える影響は相対的に小さい。しかし、図７に示すように、メモリチップＭＣに電源電位ＶＤＤＱ（図５参照）を供給する電源電位供給経路ＶＤＱ＿Ｐを、メモリチップＭＣの直下の領域まで引き込むことにより、電源電位供給経路ＶＤＱ＿Ｐの厚さ方向の距離を短くすることができる。この結果、電源のロスを低減し、図５に示す入出力回路ＣＡＣを駆動する駆動電圧の変動を抑制することができる。
また、図８に示すように、本実施の形態の配線基板ＩＰ１は、電源プレーンＶＨＰの両隣に設けられる複数の電源プレーンＶＱＰを有する。また、複数の電源プレーンＶＱＰは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１と交差し、かつ、配線基板ＩＰ１の基板辺Ｓｉｐ１から電源プレーンＶＨＰに沿って延びる。
つまり、本実施の形態の半導体装置ＰＫＧ１は、メモリチップＭＣに電源電位ＶＤＤＱ（図５参照）を供給する複数の電源プレーンＶＱＰと、ロジックチップＬＣに電源電位ＶＤＤＨ（図５参照）を供給する電源線ＶＨＷとを、配線基板ＩＰ１の基板辺Ｓｉｐ１側に集約して配置している。このように電源電位の供給経路を集約することで、信号伝送経路のレイアウト設計上の制約を更に低減できる。
また、図８に示す例では、複数の電源プレーンＶＱＰのそれぞれは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１側から複数のメモリチップＭＣのそれぞれと重なる領域まで延びる。また、電源線ＶＨＷは、平面視において、複数のメモリチップＭＣのそれぞれと重なる領域の間に配置される。
上記した電源線ＶＨＷ、ＶＱＷの場合と同様に、本実施の形態に対する変形例としては、電源プレーンＶＨＰと、メモリチップＭＣの直下の領域とが重なっていても良い。しかし、本実施の形態では、電源プレーンＶＨＰは、平面視において、複数のメモリチップＭＣのそれぞれと重なる領域の間に配置され、複数のメモリチップＭＣのそれぞれと重なる領域には形成されていない。
これにより、メモリチップＭＣに電源電位ＶＤＤＱ（図５参照）を供給する複数の電源プレーンＶＱＰをメモリチップＭＣの直下の任意の位置に配置することができる。そして、図７に示すように、メモリチップＭＣに電源電位ＶＤＤＱ（図５参照）を供給する電源電位供給経路ＶＤＱ＿Ｐを、メモリチップＭＣの直下の領域まで引き込むことにより、電源電位供給経路ＶＤＱ＿Ｐの厚さ方向の距離を短くすることができる。この結果、電源のロスを低減し、図５に示す入出力回路ＣＡＣを駆動する駆動電圧の変動を抑制することができる。
また、図３に示すように、配線基板ＭＢ１の上面ＭＢｔには、電源電位ＶＤＤＨ（図５参照）を供給する電力供給装置ＲＧＬ１が搭載され、電力供給装置ＲＧＬ１は、電源線ＶＨＷの延長線上に搭載される。このように電源線ＶＨＷの延長線上に電力供給装置ＲＧＬ１が搭載されることにより、電源線ＶＨＷを直線的に配置することができる。このため、電源線ＶＨＷの配線経路距離を短くすることにより、電源線ＶＨＷの配線経路中での電源のロスを低減できる。
また、図８に示すように、本実施の形態では、配線基板ＩＰ１の平面視において、内部インタフェース経路ＳＧＮ＿Ｐ１（図１１参照）を形成する領域と外部インタフェース経路ＳＧＮ＿Ｐ２を形成する領域とを分離する。そして、内部インタフェース経路ＳＧＮ＿Ｐ１を形成する領域に電源電位の供給経路を集約して配置する。上記のような構成は、複数の端子（ランド）ＬＤの種類毎の分布の観点から、以下のように表現することができる。
すなわち、配線基板ＩＰ１の下面ＩＰｂは、基板辺Ｓｉｐ１とチップ辺Ｓｃｐ１の延長線と重なる線との間に設けられた領域ＤＡ１と、基板辺Ｓｉｐ２とチップ辺Ｓｃｐ２の延長線と重なる線との間に設けられた領域ＤＡ２と、を有する。また、複数の端子ＬＤは、複数のメモリチップＭＣのそれぞれに電源電位ＶＤＤＱ（図５参照）を供給する複数の端子（電源用ランド）ＶＱＬＤを有する。また、複数の端子ＬＤは、ロジックチップＬＣに、電源電位ＶＤＤＱよりも大きい電源電位ＶＤＤＨ（図５参照）を供給する複数の端子ＶＨＬＤ（電源用ランド）を有する。また、複数の端子ＬＤは、ロジックチップＬＣとの間で、電気信号を送信または受信する複数の端子（信号用ランド）ＳＧＬＤを有する。また、領域ＤＡ２では、複数の端子ＶＱＬＤおよび複数の端子ＶＨＬＤの合計数よりも、複数の端子ＳＧＬＤの数の方が多い。
上記のように、配線基板ＩＰ１の下面ＩＰｂにおいて、電源電位を供給するための端子ＶＱＬＤ、ＶＨＬＤが主に設けられた領域ＤＡ１と、電気信号を伝送するための端子ＳＧＬＤが主に設けられた領域ＤＡ２を分離することで、電源電位を供給する経路による外部インタフェース経路ＳＧＮ＿Ｐ２に対するノイズ影響を低減することができる。
外部インタフェース経路ＳＧＮ＿Ｐ２には、例えば、差動対を用いて電気信号を伝送する差動信号伝送経路が含まれる。この差動対を用いて電気信号を伝送する技術は信号波形を安定化させる技術であって、特に、電気信号の伝送速度を高速化させる場合に適用される。本実施の形態では、外部インタフェース経路ＳＧＮ＿Ｐ２に含まれる差動信号伝送経路には、１．６Ｇｂｐｓ以上の伝送速度で差動信号が伝送される。したがって、外部インタフェース経路ＳＧＮ＿Ｐ２に差動信号伝送経路が含まれる場合には、上記した領域ＤＡ１と領域ＤＡ２とを分離することにより、ノイズ影響を低減することが特に好ましい。
また、上記した領域ＤＡ１と領域ＤＡ２とを分離することにより、ノイズ影響を低減する効果は、図３を用いて説明した、電源線ＶＨＷや電源線ＶＱＷの引き込み方法、あるいは、図８に示す電源プレーンＶＨＰや電源プレーンＶＱＰの有無とは別に考えることができる。
＜半導体装置の製造方法＞
次に、図１〜図１２を用いて説明した半導体装置ＰＫＧ１の製造工程について説明する。半導体装置ＰＫＧ１は、図１３に示すフローに沿って製造される。図１３は、図１〜図１２を用いて説明した半導体装置の製造工程の概要を示す説明図である。なお、図１３では、半導体装置を製造した後、マザーボードに搭載し、図１に示す電子装置を製造する工程までを記載している。
なお、以下の製造方法の説明においては、予め製品サイズに形成された配線基板ＩＰ１を準備して、一層分の半導体装置ＰＫＧ１を製造する方法について説明する。しかし、変形例としては、複数の製品形成領域に区画された、所謂、多数個取り基板を準備して、複数の製品形成領域のそれぞれについて組立を行ったあと、製品形成領域毎に分割して複数の半導体装置を取得する、多数個取り方式にも適用できる。この場合、図１３に示すボールマウント工程の後、または電気的試験工程の後に、多数個取り基板を切断して製品形成領域毎に分割する、個片化工程が追加される。
１．配線基板準備工程
まず、図１３に示す配線基板準備工程では、図１４に示す配線基板ＩＰ１を準備する。図１４は、図１３に示す配線基板準備工程で準備する配線基板のチップ搭載面側を示す平面図である。なお、図１４のＡ−Ａ線に沿った断面は、図６に示すロジックチップＬＣ、アンダフィル樹脂ＵＦ、および複数の半田ボールＳＢｐを取り除いたものと同様なので、図６および図７を参照して説明する。
図１４に示すように、配線基板ＩＰ１の上面ＩＰｔは、図１３に示す半導体チップ搭載工程で、複数の半導体チップを搭載する領域である複数のチップ搭載領域ＤＢＡを備える。なお、チップ搭載領域ＤＢＡは、図１に示すロジックチップＬＣおよび複数のメモリチップＭＣを搭載する予定領域であって、目視可能な境界線が存在しなくても良い。図１４では、チップ搭載領域ＤＢＡの位置を示すために二点鎖線を付してチップ搭載領域ＤＢＡの境界を示している。
また、複数のチップ搭載領域ＤＢＡのそれぞれには、複数のボンディングパッドＴＣＳが形成されている。複数のボンディングパッドＴＣＳは、図１３に示すダイボンド搭載工程において、図６および図７に示す突起電極ＳＢｃを介してロジックチップＬＣ（図６参照）およびメモリチップＭＣ（図７参照）と電気的に接続される電極端子である。
なお、図１４では、ボンディングパッドＴＣＳの配列の一例として行列状に配列される例を示しているが、ボンディングパッドＴＣＳの配列には種々の変形例がある。例えば、チップ搭載領域ＤＢＡの周縁部に沿ってボンディングパッドＴＣＳを配列し、チップ搭載領域ＤＢＡの中央部には、ボンディングパッドＴＣＳを形成しなくても良い。
図１４に示す配線基板ＩＰ１の配線構造は、図１〜図１２を用いて既に説明したので、重複する説明は省略する。ただし、本工程では、図６および図７に記載されている半田ボールＳＢｐは、接続されていない。本実施の形態のように、コア材であるコア層ＣＲを有する配線基板ＩＰ１の製造方法は、例えば、複数のスルーホール配線ＴＷが形成されたコア層ＣＲを基材としてコア層ＣＲの上面側と下面側に、それぞれビルドアップ工法により配線層を積層することにより製造できる。また、コア材を用いない場合には、図示しない基材上に複数の配線層を積層した後、基材を引き剥がすことにより、配線基板を製造することができる。
２．ダイボンド工程
次に、図１３に示すダイボンド工程では、図１５に示すように、配線基板ＩＰ１の上面ＩＰｔにロジックチップＬＣおよび複数のメモリチップＭＣを搭載する。図１５は、図１４に示す配線基板に複数の半導体チップを搭載した状態を示す平面図である。なお、図１４のＡ−Ａ線に沿った断面は、図６に示すおよび複数の半田ボールＳＢｐを取り除いたものと同様なので、図６および図７を参照して説明する。
本工程では、図９に示すロジックチップＬＣ、および図１０に示すメモリチップＭＣを準備して（半導体チップ準備工程）、配線基板ＩＰ１のチップ搭載領域ＤＢＡ（図１４参照）上に搭載する。図１５および図６に示す例では、ロジックチップＬＣの表面ＬＣｔ（図６参照）と配線基板ＩＰ１上面ＩＰｔが対向した状態で、所謂フェイスダウン実装方式により、実装する。また、図１５および図７に示す例では、メモリチップＭＣの表面ＭＣｔ（図７参照）と配線基板ＩＰ１上面ＩＰｔが対向した状態で、フェイスダウン実装方式により、実装する。
また、本工程では、図６に示すようにロジックチップＬＣの表面ＬＣｔ側に形成された複数の電極ＰＤＬと、配線基板ＩＰ１の複数のボンディングパッドＴＣＳとが、複数の突起電極ＳＢｃを介してそれぞれ電気的に接続される。また、図７に示すようにメモリチップＭＣの表面ＭＣｔ側に形成された複数の電極ＰＤＭと、配線基板ＩＰ１の複数のボンディングパッドＴＣＳとが、複数の突起電極ＳＢｃを介してそれぞれ電気的に接続される。
本実施の形態のように、複数のボンディングパッドＴＣＳを行列状に配置する場合、複数の突起電極ＳＢｃとして半田材料を球形に成形した、半田バンプを用いる場合が多い。ただし、突起電極ＳＢｃは半田バンプには限定されず、例えば、銅などの金属材料を柱状に成形した、ピラーバンプを用いても良い。
また、本工程では、ロジックチップＬＣと配線基板ＩＰ１の間、および複数のメモリチップＭＣと配線基板ＩＰ１の間のそれぞれに、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップと配線基板ＩＰ１の電気的接続部分（複数の突起電極ＳＢｃの接合部）を封止するように配置される。このように、複数の突起電極ＳＢｃの接続部を封止するようにアンダフィル樹脂ＵＦを配置することで、ロジックチップＬＣと配線基板ＩＰ１の電気的接続部分に生じる応力を緩和させることができる。
このアンダフィル樹脂ＵＦの形成方法は、大きく分けて２種類の方法がある。第１の方法である先貼り方式では、半導体チップを搭載する前に、アンダフィル樹脂ＵＦをチップ搭載領域ＤＢＡ（図１４参照）上に配置しておく。次に、アンダフィル樹脂ＵＦの上からロジックチップＬＣを押し付けて、配線基板ＩＰ１とロジックチップＬＣを電気的に接続する。その後、アンダフィル樹脂ＵＦを硬化させる。なお、半導体チップを搭載する前に樹脂材を配置する本方式の場合、上記のようなペースト状の樹脂材に限らず、フィルム状の樹脂材を用いることもできる。
また、第２の方法である後注入方式では、アンダフィル樹脂ＵＦを配置する前に、ロジックチップＬＣと配線基板ＩＰ１を電気的に接続する。その後、ロジックチップＬＣと配線基板ＩＰ１の間の隙間に液状の樹脂を注入し、硬化させる。本工程では、上記した先貼り方式と後注入方式のいずれを用いても良い。
また、図６と図７を比較して判るように、メモリチップＭＣの厚さ（表面ＭＣｔと裏面ＭＣｂとの離間距離）は、ロジックチップＬＣの厚さ（表面ＬＣｔと裏面ＬＣｂとの離間距離）よりも大きい。この場合、半導体チップの搭載順序としては、相対的に薄いロジックチップＬＣを搭載した後、メモリチップＭＣを搭載することが好ましい。これにより、後から搭載する半導体チップの搭載時に、図示しない搭載治具が既に搭載された半導体チップに接触することを防止できる。
したがって、本実施の形態では、まず、ロジックチップＬＣを先に搭載する。ロジックチップＬＣは、チップ辺Ｓｃｐ１が配線基板ＩＰ１の基板辺Ｓｉｐ１に沿うように配線基板ＩＰ１上に搭載される。次に、複数のメモリチップＭＣは、配線基板ＩＰ１の基板辺Ｓｉｐ１とロジックチップＬＣのチップ辺Ｓｃｐ１の延長線との間に並ぶように搭載される。図１５に示す例では、平面形状が長方形であるメモリチップの周縁部を構成する四辺のうち、長辺であるチップ辺Ｓｍｃ１が基板辺Ｓｉｐ１に沿うように、複数のメモリチップＭＣのそれぞれは配線基板ＩＰ１上に搭載される。
また、本実施の形態のように、ロジックチップＬＣの厚さとメモリチップＭＣとの厚さが異なる場合、ロジックチップＬＣの裏面ＬＣｂの高さとメモリチップＭＣの裏面ＭＣｂの高さが異なる。この場合、ロジックチップＬＣの裏面ＬＣｂに図示しないヒートシンクなどの放熱部材を密着させる際には、メモリチップＭＣの裏面ＭＣｂの高さを考慮する必要がある。
図示は省略するが、ロジックチップＬＣの周囲を囲むようにメモリチップＭＣが配置されている場合には、ロジックチップＬＣに接触させる放熱部材の平面積が限定される。しかし、図１５に示すように、本実施の形態によれば、ロジックチップＬＣのチップ辺Ｓｃｐ１と基板辺Ｓｉｐ２の間には、メモリチップＭＣが搭載されていない。したがって、ロジックチップＬＣの裏面ＬＣｂに放熱部材を接触させる場合、ロジックチップＬＣのチップ辺Ｓｃｐ１よりも基板辺Ｓｉｐ１側の領域ＨＳＡ１と反対側の領域ＨＳＡ２に放熱部材を広げることで、放熱部材の平面積を広くすることができる。なお、放熱部材の平面積は、要求される放熱特性に応じて決定することができる。また、放熱部材をロジックチップＬＣおよびメモリチップＭＣの両方に接触させることもできる。つまり、本実施の形態によれば、図１５に示す領域ＨＳＡ２にロジックチップＬＣの裏面ＬＣｂよりも高さが高い部品を配置しないことで、放熱設計の自由度を向上させることができる。
３．ボールマウント工程
次に、図１３に示すボールマウント工程では、図６および図７に示すように、配線基板ＩＰ１の下面ＩＰｂ側に、複数の半田ボールＳＢｐを取り付ける。本工程では、図６および図７に示す絶縁膜ＳＲ２から露出する端子ＬＤ上に半田ボールＳＢｐを配置して、リフロー処理（加熱して半田成分を溶融接合させた後、冷却する処理）を施すことにより半田ボールＳＢｐが端子ＬＤに接合される。なお、図１に示す配線基板ＭＢ１と半導体装置ＰＫＧ１を電気的に接続する導電性材料として半田ボールＳＢｐを用いない場合、本工程は省略することもできる。あるいは、本工程において、半田ボールＳＢｐに代えて、端子ＬＤの露出面に、薄い半田膜などの金属膜を形成しても良い。
４．検査工程
次に、図１３に示す検査工程では、図１３に示すボールマウント工程で、複数の半田ボールＳＢｐが接合された検査体の検査を行う。本工程では、外観検査や、検査体に形成された回路の電気的な試験を行う。また、本工程では、予め準備された検査項目毎の評価基準に基づいて検査体の合否を判定する。そして、合格と判定された検査体が図６および図７に示す半導体装置ＰＫＧ１として取得される。
検査で合格した半導体装置ＰＫＧ１は、図１３に示す半導体装置実装工程に搬送される。なお、半導体装置実装工程を検査工程とは別の事業所等で実施する時は、検査工程の後、半導体装置ＰＫＧ１を梱包する梱包工程、および別の事業所等に出荷する出荷工程を行っても良い。
５．半導体装置実装工程
次に、図１３に示す半導体装置実装工程では、図１に示すように配線基板ＭＢ１上に、半導体装置ＰＫＧ１を搭載する。本工程では、図３に示す配線基板ＭＢ１を準備して（実装基板準備工程）、配線基板ＭＢ１の上面ＭＢｔ上に図１に示す半導体装置ＰＫＧ１を搭載する。
図３に示すように、配線基板ＭＢ１の上面（搭載面）ＭＢｔには、半導体装置ＰＫＧ１を接続するための複数の端子ＣＮが形成されている。半導体装置ＰＫＧ１は、外部端子である複数の半田ボールＳＢｐを備える。なお、電力供給装置（レギュレータ）ＲＧＬ１は、実装基板準備工程の段階で予め配線基板ＭＢ１上に搭載されていても良い。あるいは、半導体装置ＰＫＧを搭載する直前に電力供給装置ＲＧＬ１を搭載しても良い。なお、半導体装置ＰＫＧを搭載した後で電力供給装置ＲＧＬ１を搭載することもできるが、図２に示すように、電力供給装置ＲＧＬ１の厚さが半導体装置ＰＫＧ１の厚さよりも薄い場合には、電力供給装置ＲＧＬ１は半導体装置ＰＫＧ１よりも先に搭載しておくことが好ましい。
本実施の形態では、図１に示すように、配線基板ＭＢ１に搭載された電力供給装置ＲＧＬ１側に、半導体装置ＰＫＧ１が有する配線基板ＩＰ１の基板辺Ｓｉｐ１を向けて半導体装置ＰＫＧ１を搭載する。
本工程では、例えば図４に示すように半導体装置ＰＫＧ１の複数の半田ボールＳＢｐを、配線基板ＭＢ１の複数の端子ＣＮにそれぞれ接合することで、半導体装置ＰＫＧ１と配線基板ＭＢ１とを電気的に接続する。詳しくは、複数の端子ＣＮの露出面に図示しない複数の半田材（例えばクリーム半田）をそれぞれ塗布する。その後、上記複数の半田材と半導体装置ＰＫＧ１の複数の半田ボールＳＢｐを接触させる。その後、半田材と半田ボールＳＢｐとが接触した状態で加熱処理（リフロー処理）を施すことで、半田材と半田ボールＳＢｐとが一体化する。これにより、半導体装置ＰＫＧ１の複数の端子ＬＤと配線基板ＭＢ１の複数の端子ＣＮとは、複数の半田ボールＳＢｐを介してそれぞれ電気的に接続される。
また図２に示すコンデンサＣＣ１のように、半導体装置ＰＫＧ１以外の電子部品を搭載する場合には、半導体装置ＰＫＧを搭載する前、あるいは半導体装置ＰＫＧ１を搭載した後で搭載することができる。
なお、コンデンサＣＣ１のように搭載に半田を用いて端子と電気的に接続する電子部品を搭載する場合には、リフロー処理が必要になる。この場合、リフロー処理を一括して実施すれば、各電子部品を搭載する半田材として共通する材料を使用することができる。
（変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
＜変形例１＞
例えば、上記実施の形態では、配線基板ＩＰ１上に、ロジックチップＬＣおよび２個のメモリチップＭＣが搭載され、半導体チップ以外の電子部品が搭載されていない例を取り上げて説明した。しかし、上記実施の形態に対する変形例としては、ロジックチップＬＣおよびメモリチップＭＣ以外の電子部品（他の半導体チップも含む）を搭載しても良い。図１６は、図１に示す半導体装置ＰＫＧ１に対する変形例を示す平面図である。また、図１７は、図１２に示す信号伝送経路に対する変形例の配線イメージを示す説明図である。
図１６および図１７に示す半導体装置ＰＫＧ２は、配線基板ＩＰ１上に、複数のコンデンサＣＴＴが搭載されている点で、図１に示す半導体装置ＰＫＧ１と相違する。複数のコンデンサＣＴＴは、図１７に示すように、制御信号伝送経路ＣＴＰ１の終端に接続される終端電源用のコンデンサである。図１７に示す例では、ロジックチップＬＣから出力され、メモリチップＭ１を経由してコンデンサＣＴＴに接続される経路と、ロジックチップＬＣから出力され、メモリチップＭ２を経由してコンデンサＣＴＴに接続される経路と、を備えている。
メモリ回路を駆動してデータの入力または出力を行う際に、データの入出力を確定させるタイミングが、外部同期クロックの立ち上がり時、および立ち下り時である方式はＤＤＲ（Double Data Rate）方式と呼ばれる。ＤＤＲ方式では、信号波形を安定させるために、メモリ回路からの出力の終端にメモリ回路を駆動する電圧の１／２の電圧を接続する。
ＤＤＲ方式にも複数の種類があるが、ＬＰＤＤＲ（Low Power DDR）４方式の場合、メモリチップＭＣの内部に、データ信号用の他、種々の信号用の終端電源の機能を備えるため、図１に示す実施形態のように、配線基板ＩＰ１上に終端電源用のコンデンサを搭載しなくても良い。ただし、バイパスコンデンサ等の目的でコンデンサを搭載する場合はある。一方、終端電源の機能を内蔵しない方式の場合、メモリチップＭＣからの出力の終端部に、終端抵抗（図示は省略）を介して終端電源が接続される。
ここで、図１６に示すように、複数のメモリチップＭＣは、ロジックチップＬＣのチップ辺Ｓｃｐ１と基板辺Ｓｉｐ１との間の領域ＨＳＡ１に集約して搭載されている。このため、ロジックチップＬＣのチップ辺Ｓｃｐ１と基板辺Ｓｉｐ２との間の領域ＨＳＡ２は、ロジックチップＬＣの周囲のスペースが広い。そこで、本変形例では、領域ＨＳＡ２に複数のコンデンサＣＴＴを搭載することで、コンデンサＣＴＴを搭載することによる半導体装置ＰＫＧ２の大型化を抑制している。
詳しくは、複数のコンデンサＣＴＴは、平面視において、基板辺Ｓｉｐ３とロジックチップＬＣのチップ辺Ｓｃｐ３との間、および基板辺Ｓｉｐ４とロジックチップＬＣのチップ辺Ｓｃｐ４との間に搭載される。
なお、図１６および図１７では、半導体チップ以外の電子部品が配線基板ＩＰ１上に搭載されている例として、終端電源であるコンデンサＣＴＴを搭載した例を取り上げて説明した。しかし、本実施の形態に対する別の変形例では、例えば、図１６に示す複数のコンデンサに、バイパスコンデンサ、あるいはデカップリングコンデンサなどが含まれていても良い。
＜変形例２＞
また上記実施の形態では、配線基板ＩＰ１上に、ロジックチップＬＣおよび２個のメモリチップＭＣが搭載され、半導体チップ以外の電子部品が搭載されていない例を取り上げて説明した。しかし、配線基板ＩＰ１上に搭載される半導体チップの数は、上記実施の形態以外にも種々の変形例がある。特に、メモリチップＭＣの数は、半導体装置ＰＫＧ１に設けられたシステムに応じて必要な記憶容量が異なる。記憶容量の値は、メモリチップＭＣの数に比例して大きくなるので、例えば、メモリチップＭＣの数は、２個以上、あるいは１個でも良い。また、上面ＩＰｔ上に複数のロジックチップＬＣを搭載しても良い。また、ロジックチップＬＣおよびメモリチップＭＣ以外の機能を備える半導体チップを搭載しても良い。
以下、図１８〜図２２を用いて、４個のメモリチップＭＣを有する半導体装置ＰＫＧ３および電子装置ＥＤＶ２について説明する。図１８は図１に対する変形例である半導体装置が搭載された電子装置を示す平面図である。また、図１９は、図１８に示すマザーボードの上面を示す拡大平面図である。また、図２０および図２１は、図１８に示す半導体装置が有する内部インタフェース経路の配線イメージを示す説明図である。また、図２２は、図１８に示す半導体装置の下面側の構造を示す平面図である。
図１８に示す半導体装置ＰＫＧ３は、配線基板ＩＰ１上に４個のメモリチップＭＣが搭載されている点で図１に示す半導体装置ＰＫＧ１と相違する。図１と比較して新たに追加されたメモリチップＭ３およびメモリチップＭ４は、それぞれメモリチップＭ１およびメモリチップＭ２と基板辺Ｓｉｐ２との間に搭載されている。詳しくは、メモリチップＭ３は、メモリチップＭ１のチップ辺Ｓｍｃ１と基板辺Ｓｉｐ１との間に搭載されている。また、メモリチップＭ４はメモリチップＭ２のチップ辺Ｓｍｃ１と基板辺Ｓｉｐ１との間に搭載されている。
つまり、半導体装置ＰＫＧ３は、複数のメモリチップＭ１、Ｍ２、Ｍ３、Ｍ４を有し、複数のメモリチップＭ１、Ｍ２、Ｍ３、Ｍ４のそれぞれは、平面視において、ロジックチップＬＣのチップ辺Ｓｃｐ１の延長線と、配線基板ＩＰ１の基板辺Ｓｉｐ１との間に搭載される。このように、複数のメモリチップＭＣのそれぞれが、ロジックチップＬＣのチップ辺Ｓｃｐ１の延長線と、配線基板ＩＰ１の基板辺Ｓｉｐ１との間に搭載される場合、メモリチップＭＣの数が３個以上であっても上記実施の形態で説明した技術を同様に適用することができる。
例えば、図１９に示すように、電子装置ＥＤＶ２が有する電源線ＶＨＷは、平面視において、配線基板ＭＢ１の基板辺Ｓｉｐ１と交差し、かつ、配線基板ＭＢ１の基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる。これにより、大電流が流れる電源線ＶＨＷの幅ＷＨを太くすることができるので、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることができる。
また例えば、図２０および図２１に示すように、複数の内部インタフェース電極ＩＩＦを、ロジックチップＬＣのチップ辺Ｓｃｐ１側に寄せて設けることにより、内部インタフェース経路ＳＧＮ＿Ｐ１の経路距離を短くすることができる。
ところで、図１１と図２０を比較して判るように、メモリチップＭＣの数が増加すると、内部インタフェース経路ＳＧＮ＿Ｐ１の配線密度が上昇する。
したがって、本変形例の場合は、図２０および図２１に示すように、信号伝送経路を複数の異なる配線層で引き回すことにより、内部インタフェース経路ＳＧＮ＿Ｐ１の配線密度を低下させることが特に好ましい。
また、図１９に示すように、電子装置ＥＤＶ２は、ロジックチップＬＣに電源電位ＶＤＤＨ（図５参照）を供給する電源線ＶＨＷは、ロジックチップＬＣと重なる、ロジックチップＬＣの直下の領域まで引き込まれている。これにより、上記実施の形態で説明した電子装置ＥＤＶ１と同様に、電源電位供給経路ＶＤＨ＿Ｐの厚さ方向の距離を短くすることができる。この結果、電源電位供給経路ＶＤＨ＿Ｐに電流を流すことによる発熱量を低減し、半導体装置ＰＫＧ１の温度上昇を抑制することができる。
また、図１９に示すように、複数の電源線ＶＱＷのそれぞれは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１側から複数のメモリチップＭ１、Ｍ２のそれぞれと重なる領域まで延びる。また、電源線ＶＨＷは、平面視において、複数のメモリチップＭ１、Ｍ２のそれぞれと重なる領域の間、および複数のメモリチップＭ３、Ｍ４のそれぞれと重なる領域の間に配置される。
これにより、メモリチップＭＣに電源電位ＶＤＤＱ（図５参照）を供給する複数の電源線ＶＱＷを複数のメモリチップＭＣのそれぞれの直下の任意の位置に配置することができるので、メモリチップＭＣの入出力回路ＣＡＣを駆動する駆動電圧の変動を抑制することができる。
また、図２２に示すように、半導体装置ＰＫＧ３は、下面ＩＰｂに形成され、複数のメモリチップＭＣのそれぞれに電源電位ＶＤＤＱ（図５参照）を供給する電源プレーン（電源用導体パターン）ＶＱＰと、下面ＩＰｂに形成され、ロジックチップＬＣに、電源電位ＶＤＤＱよりも大きい電源電位ＶＤＤＨ（図５参照）を供給する電源プレーン（電源用導体パターン）ＶＨＰと、を有する。また、電源プレーンＶＨＰの幅ＷＨは、電源プレーンＶＱＰの幅ＷＱよりも大きい。また、電源プレーンＶＨＰは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる。これにより、配線基板ＩＰ１と配線基板ＭＢ１とを電気的に接続する部分における発熱量を低減することができる。
また、図２２に示すように、基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる電源プレーンＶＨＰを有している場合、例えば図２に示す電源線ＶＨＷの引き込み距離が小さい場合でも、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることができる。例えば、図１９に示す電源線ＶＨＷが、ロジックチップＬＣと重なる領域までは引き込まれず、基板辺Ｓｉｐ１とロジックチップＬＣのチップ辺Ｓｃｐ１と重なる線との間まで引き込まれている場合、電源線ＶＨＷの抵抗が大きくなる。しかし、基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる電源プレーンＶＨＰを設けることにより、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることができる。
＜変形例３＞
また上記変形例２では、複数のメモリチップＭＣの全てが、チップ辺Ｓｃｐ１の延長線と基板辺Ｓｉｐ１との間に搭載される実施態様を説明したが、複数のメモリチップＭＣのうちの一部を、チップ辺Ｓｃｐ１の延長線と基板辺Ｓｉｐ１との間に搭載しても良い。
以下、図２３〜図２８を用いて、４個のメモリチップＭＣを有する半導体装置ＰＫＧ３および電子装置ＥＤＶ２について説明する。図２３は、図１に対する他の変形例である半導体装置が搭載された電子装置を示す平面図である。また、図２４は、図２３に示すマザーボードの上面を示す拡大平面図である。また、図２５および図２６は、図２３に示す半導体装置が有する内部インタフェース経路の配線イメージを示す説明図である。また、図２７は、図２３に示す半導体装置の下面側の構造を示す平面図である。
図２３に示す半導体装置ＰＫＧ４は、配線基板ＩＰ１上に４個のメモリチップＭＣが搭載されている点で図１に示す半導体装置ＰＫＧ１と相違する。また、半導体装置ＰＫＧ４は、複数のメモリチップＭＣのうち、メモリチップＭ３およびメモリチップＭ４が、それぞれロジックチップＬＣのチップ辺Ｓｃｐ１の延長線と基板辺Ｓｉｐ２との間に搭載されている点で、図１８に示す半導体装置ＰＫＧ３と相違する。
詳しくは、メモリチップＭ３は、平面視において、基板辺Ｓｉｐ３とロジックチップＬＣのチップ辺Ｓｃｐ３との間に搭載される。また、メモリチップＭ４は、平面視において、基板辺Ｓｉｐ４とロジックチップＬＣのチップ辺Ｓｃｐ４との間に搭載される。
このように、複数のメモリチップＭＣのうちの一部が、ロジックチップＬＣのチップ辺Ｓｃｐ１の延長線と、配線基板ＩＰ１の基板辺Ｓｉｐ２との間に搭載される場合でも、メモリチップＭ１およびメモリチップＭ２が、チップ辺Ｓｃｐ１の延長線と基板辺Ｓｉｐ１との間に搭載されていれば、上記実施の形態で説明した技術を同様に適用することができる。
例えば、図２４に示すように、電子装置ＥＤＶ３が有する電源線ＶＨＷは、平面視において、配線基板ＭＢ１の基板辺Ｓｉｐ１と交差し、かつ、配線基板ＭＢ１の基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる。これにより、大電流が流れる電源線ＶＨＷの幅ＷＨを太くすることができるので、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることができる。
また例えば、図２５および図２６に示すように、複数の内部インタフェース電極ＩＩＦを、ロジックチップＬＣのチップ辺Ｓｃｐ１側に寄せて設けることにより、内部インタフェース経路ＳＧＮ＿Ｐ１の経路距離を短くすることができる。なお、図２５および図２６に示す例では、複数の内部インタフェース電極ＩＩＦは全体として、チップ辺Ｓｃｐ１側に寄せて設けられているが、複数の内部インタフェース電極ＩＩＦのうちの一部は、チップ辺Ｓｉｐ３およびチップ辺Ｓｉｐ４に沿って形成されている。
このように、複数の内部インタフェース電極ＩＩＦのうちの一部を、チップ辺Ｓｉｐ３およびチップ辺Ｓｉｐ４に沿って形成すると、メモリチップＭ３、Ｍ４までのインタフェース経路ＳＧＮ＿Ｐ１の経路距離を短くすることができる。
上記変形例２で説明した図２０と図２５とを比較して判るように、半導体装置ＰＫＧ４の場合、上記変形例２の半導体装置ＰＫＧ３と比較して、信号伝送経路の配線密度を低下させることができる。したがって、内部インタフェース経路ＳＧＮ＿Ｐ１の配線密度を低下させる観点からは、本変形例は有効である。
一方、図２０に示すようにロジックチップＬＣのチップ辺Ｓｃｐ１の延長線と配線基板ＩＰ１の基板辺Ｓｉｐ２との間に形成される内部インタフェース経路ＳＧＮ＿Ｐ１の数は上記変形例２の半導体装置ＰＫＧ３の方が本変形例の半導体装置ＰＫＧ４（図２５参照）よりも少ない。したがって、外部インタフェース経路ＳＧＮ＿Ｐ２（図１９、図２４参照）と内部インタフェース経路ＳＧＮ＿Ｐ１（図２０、図２５参照）を分離する観点からは、上記変形例２の態様が好ましい。
また、上記実施の形態の「ダイボンド工程」において説明したように、図１５に示す領域ＨＳＡ２にロジックチップＬＣの裏面ＬＣｂよりも高さが高い部品を配置しないことで、放熱設計の自由度を向上させることができる。したがって、放熱設計の自由度を向上させる観点からは、上記変形例２の方が好ましい。
また、図２４に示すように、電子装置ＥＤＶ３は、ロジックチップＬＣに電源電位ＶＤＤＨ（図５参照）を供給する電源線ＶＨＷは、ロジックチップＬＣと重なる、ロジックチップＬＣの直下の領域まで引き込まれている。これにより、上記実施の形態で説明した電子装置ＥＤＶ１と同様に、電源電位供給経路ＶＤＨ＿Ｐの厚さ方向の距離を短くすることができる。この結果、電源電位供給経路ＶＤＨ＿Ｐに電流を流すことによる発熱量を低減し、半導体装置ＰＫＧ１の温度上昇を抑制することができる。
また、図２４に示すように、複数の電源線ＶＱＷのそれぞれは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１側から複数のメモリチップＭ１、Ｍ２のそれぞれと重なる領域まで延びる。また、電源線ＶＨＷは、平面視において、複数のメモリチップＭ１、Ｍ２のそれぞれと重なる領域の間、および複数のメモリチップＭ３、Ｍ４のそれぞれと重なる領域の間に配置される。
これにより、メモリチップＭＣに電源電位ＶＤＤＱ（図５参照）を供給する複数の電源線ＶＱＷを複数のメモリチップＭＣのそれぞれの直下の任意の位置に配置することができるので、メモリチップＭＣの入出力回路ＣＡＣを駆動する駆動電圧の変動を抑制することができる。
また、図２７に示すように、半導体装置ＰＫＧ４は、下面ＩＰｂに形成され、複数のメモリチップＭＣのそれぞれに電源電位ＶＤＤＱ（図５参照）を供給する電源プレーン（電源用導体パターン）ＶＱＰと、下面ＩＰｂに形成され、ロジックチップＬＣに、電源電位ＶＤＤＱよりも大きい電源電位ＶＤＤＨ（図５参照）を供給する電源プレーン（電源用導体パターン）ＶＨＰと、を有する。また、電源プレーンＶＨＰの幅ＷＨは、電源プレーンＶＱＰの幅ＷＱよりも大きい。また、電源プレーンＶＨＰは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる。これにより、配線基板ＩＰ１と配線基板ＭＢ１とを電気的に接続する部分における発熱量を低減することができる。
また、図２７に示すように、基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる電源プレーンＶＨＰを有している場合、例えば図２に示す電源線ＶＨＷの引き込み距離が小さい場合でも、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることができる。例えば、図２４に示す電源線ＶＨＷが、ロジックチップＬＣと重なる領域までは引き込まれず、基板辺Ｓｉｐ１とロジックチップＬＣのチップ辺Ｓｃｐ１と重なる線との間まで引き込まれている場合、電源線ＶＨＷの抵抗が大きくなる。しかし、基板辺Ｓｉｐ１側からロジックチップＬＣと重なる領域に向かって延びる電源プレーンＶＨＰを設けることにより、電源電位供給経路ＶＤＨ＿Ｐの断面積を大きくすることができる。
また、本変形例で説明した技術と、上記変形例１で説明した技術を組み合わせると、図２８に示すように、制御信号伝送経路ＣＴＰ１をフライバイ接続で接続し易くなる。図２８は、図２６に対する変形例である半導体装置が有する内部インタフェース経路の配線イメージを示す説明図である。
図２８に示す半導体装置ＰＫＧ５は、配線基板ＩＰ１上に、複数のコンデンサＣＴＴが搭載されている点で、図２６に示す半導体装置ＰＫＧ４と相違する。複数のコンデンサＣＴＴは、上記変形例１で説明したように、信号伝送経路の終端に接続される終端電源用のコンデンサである。図２８に示す例では、ロジックチップＬＣから出力され、メモリチップＭ１、メモリチップＭ３を順に経由してコンデンサＣＴＴに接続される経路と、ロジックチップＬＣから出力され、メモリチップＭ２、メモリチップＭ４を順に経由してコンデンサＣＴＴに接続される経路と、を備えている。つまり、図２８に示す信号伝送経路ＣＴＰ１は、所謂、フライバイ方式で接続されている。
ここで、図２８に示すように、メモリチップＭ３は、平面視において、基板辺Ｓｉｐ３とロジックチップＬＣのチップ辺Ｓｃｐ３との間に搭載される。また、メモリチップＭ４は、平面視において、基板辺Ｓｉｐ４とロジックチップＬＣのチップ辺Ｓｃｐ４との間に搭載される。複数のコンデンサＣＴＴは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ２とメモリチップＭ３との間、および配線基板ＩＰ１の基板辺Ｓｉｐ２とメモリチップＭ４との間、にそれぞれ搭載されている。
図２８に示すように、複数のメモリチップＭＣおよびコンデンサＣＴＴを配列することで、フライバイ方式で接続した時の制御信号伝送経路ＣＴＰ１の経路距離を短くすることができる。
＜変形例４＞
また上記実施の形態では、図３に示すように電源線ＶＨＷと電源線ＶＱＷとが重ならず、配線基板ＭＢ１の最上層に電源線ＶＨＷと電源線ＶＱＷとを形成して引き込む実施態様について説明した。上記実施の形態のように、単層で電源線ＶＨＷと電源線ＶＱＷとを引き込んだ場合、配線構造が単純化されるので、電源電位の供給経路中でのロスを低減できる。一方、電源線ＶＨＷの幅をさらに大きくする場合には、電源線ＶＱＷとの関係で制約が生じる。
そこで、上記実施の形態に対する変形例のように、図２９に示すように、電源線ＶＨＷを最上層よりも下層の配線層に形成しても良い。図２９は、図２に対する変形例を示す断面図である。なお、図２９は、断面図であるが、電子装置ＥＤＶ１の構成部品の電気的な接続関係の例を見やすくするため、ハッチングを省略している。
図２９に示す電子装置ＥＤＶ１は、電源線ＶＨＷを最上層よりも下層の配線層に形成されている点で、図２に示す電子装置ＥＤＶ１と相違する。また、図２９に示す電子装置ＥＤＶ４は、電源線ＶＨＷの一部が電源線ＶＱＷと重なっている点で図２に示す電子装置ＥＤＶ１と相違する。
図２９に示す例では、電力供給装置ＲＧＬ１から出力される電源電位供給経路ＶＤＨ＿Ｐは、配線基板ＭＢ１のスルーホール配線ＴＨＷを介して最上層よりも下層（例えば第２層）の配線層に接続される。スルーホール配線ＴＨＷは、配線基板ＭＢ１を厚さ方向に貫通する貫通孔の内壁に導体を付着させることにより形成された導体パターンである。
また、電源電位供給経路ＶＤＨ＿Ｐは、最上層よりも下層に形成された電源線ＶＨＷを介して、半導体装置ＰＫＧ１と重なる領域に引き込まれる。電源線ＶＨＷは、平面視において、配線基板ＩＰ１の基板辺Ｓｉｐ１と交差し、かつロジックチップＬＣと重なる領域に向かって延びる点は上記実施の形態と同様である。また、図２９に示す例では、電源線ＶＨＷは、ロジックチップＬＣと重なる領域まで延びる。
そして、電源線ＶＨＷによりロジックチップＬＣと重なる領域まで引き込まれた電源電位供給経路ＶＤＨ＿Ｐは、配線基板ＭＢ１のスルーホール配線ＴＨＷを介して最上層に形成された端子ＣＮに通じる。以降は、上記実施の形態と同様の経路で、電源電位ＶＤＤＨ（図５参照）はロジックチップＬＣに供給される。
本変形例によれば、電源線ＶＨＷが他の配線（図２９に示す例では電源線ＶＱＷ）と重なっても良いので、電源線ＶＨＷの幅を任意の値に設定することができる。
また、本変形例によれば、図２９に示すように電源線ＶＨＷを引き込む経路中と厚さ方向に重なる位置に、他の信号または電位を供給する端子ＬＤを形成することができる。
なお、図２９に示す例では、電源線ＶＨＷの一部が電源線ＶＱＷと重なっている例を示しているが、電源線ＶＨＷと重なる配線は例えば基準電位を供給する配線や他の電源電位を供給する配線であっても良い。
＜変形例５＞
また上記実施の形態では、半導体装置ＰＫＧ１の例として、配線基板ＩＰ１上に、半導体チップをフェイスダウン実装方式により実装する実施態様を説明した。しかし、図６に示すロジックチップＬＣや、図７に示すメモリチップＭＣは、パッケージ基板である配線基板ＩＰ１上に直接搭載する場合の他、インタポーザを介して配線基板ＩＰ１上に搭載されていても良い。一例として、図２に対する変形例として、図２に示すロジックチップＬＣを配線基板ＩＰ１とは別のインタポーザ用の配線基板を介して配線基板ＩＰ１上に搭載した実施態様を説明する。図３０は、図２に対する変形例である電子装置の構成例を示す拡大断面図である。
図３０に示すロジックチップＬＣは、配線基板ＩＰ１とは異なるインタポーザである、配線基板ＩＰ２を介して、配線基板ＩＰ１の上面ＩＰｔ上に搭載されている。言い換えれば、配線基板ＩＰ１の上面ＩＰｔには、ロジックチップＬＣが配線基板ＩＰ２に搭載されたロジックパッケージＬＣＰが搭載されている。
上記実施の形態で説明したロジックチップＬＣに係る記述を、図３０に示すようにロジックチップＬＣが内蔵されたロジックパッケージＬＣＰに置き換えても良い。なお、上記実施の形態で説明したロジックチップＬＣをロジックパッケージＬＣＰに置き換えた場合、図６に示す複数の電極ＰＤＬは、銅（Ｃｕ）を主成分とする材料により構成される。
また、図３０では、配線基板ＩＰ１上に搭載される半導体パッケージの例として、代表的にロジックチップＬＣを内蔵するロジックパッケージＬＰＣを取り上げて説明した。しかし、図３０に対する変形例としては、図７に示すメモリチップＭＣを内蔵するメモリパッケージ（半導体パッケージ）を搭載しても良い。つまり、図７に示すメモリチップＭＣを、メモリパッケージに置き換えても良い。この場合、図７に示す複数の電極ＰＤＭは、銅（Ｃｕ）を主成分とする材料により構成される。
また、本変形例の場合、ロジックパッケージＬＣＰおよびメモリパッケージのうち、いずれか一方、または両方を搭載しても良い。
また上記実施の形態では、図１３を用いて半導体装置の製造工程の概要および半導体装置を製造した後、マザーボードに搭載し、図１に示す電子装置を製造する工程を例示的に説明した。しかし、半導体装置の製造工程や電子装置を製造する工程には、種々の変形例がある。
例えば、本変形例のように、配線基板ＩＰ１上にメモリパッケージを搭載する場合、図３１に示すような製造工程がある。図３１は図１３に示す製造工程の変形例を示す説明図である。
図３０を用いて説明した変形例のように、半導体パッケージの上に別の半導体パッケージを搭載する実施態様として、ＰｏＰ（Package on Package）と呼ばれる方式がある。ＰｏＰ方式では、下段側の半導体装置と上段側の半導体装置をそれぞれ別の製造者が製造し、各製造者から半導体装置を購入した事業者が最終的な組み立てを行う場合がある。
この場合、図３１に示すような組立フローになる。すなわち、半導体装置製造工程では、図２に示す配線基板ＩＰ１上にロジックチップＬＣを搭載し、メモリチップＭＣは搭載しない状態で検査し、出荷する。また、例えば別の製造者が、配線基板上にメモリチップＭＣを搭載したメモリパッケージを製造する（メモリチップ準備工程）。次に、ロジックチップＬＣが搭載された半導体装置と、メモリパッケージをそれぞれ購入した事業者が、配線基板ＩＰ１上にメモリパッケージを搭載する。その後、メモリパッケージが搭載された半導体装置を図２に示す配線基板ＭＢに搭載する。以上の工程によりＰｏＰ方式で製造された半導体装置および上記半導体装置が搭載された電子装置が得られる。
＜変形例６＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）
第１面、前記第１面の反対側に位置する第２面および前記第２面に形成された複数のランドを有する配線基板と、
前記配線基板の前記第１面上にそれぞれ搭載された複数の第１半導体チップと、
前記配線基板の前記第１面上において前記複数の第１半導体チップと並べて搭載され、かつ、前記複数の第１半導体チップのそれぞれを制御する第２半導体チップと、
を備え、
平面視において、前記配線基板の周縁部は、第１基板辺、および前記第１基板辺の反対側に位置する第２基板辺を有し、
平面視において、前記第２半導体チップの周縁部は、第１チップ辺、および前記第１チップ辺の反対側に位置する第２チップ辺を有し、
前記第２半導体チップは、前記第２半導体チップの前記第１チップ辺が、前記配線基板の第１基板辺と並ぶように搭載され、
前記複数の第１半導体チップのそれぞれは、前記第２半導体チップの前記第１チップ辺の延長線と、前記第１基板辺との間に搭載され、
前記配線基板は、前記第２面に形成され、前記複数の第１半導体チップのそれぞれに第１電源電位を供給する第１電源用導体パターンと、前記第２面に形成され、前記第２半導体チップに、前記第１電源電位よりも大きい第２電源電位を供給する第２電源用導体パターンと、を有し、
前記第２電源用導体パターンの幅は、前記第１電源用導体パターンの幅よりも大きく、
前記第２電源用導体パターンは、平面視において、前記配線基板の前記第１基板辺側から前記第２半導体チップと重なる領域に向かって延びる、半導体装置。
（２）
（１）において、
前記第２半導体チップは、前記複数の第１半導体チップとの間で電気信号を伝送する経路である複数の第１インタフェース電極を有し、
前記複数の第１インタフェース電極は、前記第１チップ辺に沿って配置される、半導体装置。
（３）
（１）において、
前記第２電源用導体パターンは、平面視において、前記第２半導体チップの前記第１チップ辺と重なる線と交差し、かつ、前記配線基板の前記第１基板辺側から前記第２半導体チップの前記第２チップ辺と重なる線に向かって延びる、半導体装置。
（４）
（１）において、
前記配線基板は、前記第２電源用導体パターンの両隣に設けられる複数の前記第１電源用導体パターンを有し、
複数の前記第１電源用導体パターンは、平面視において、前記配線基板の前記第１基板辺と交差し、かつ、前記配線基板の前記第１基板辺側から前記第２電源用導体パターンに沿って延びる、半導体装置。
（５）
（４）において、
複数の前記第１電源用導体パターンのそれぞれは、平面視において、前記配線基板の前記第１基板辺側から前記複数の第１半導体チップのそれぞれと重なる領域まで延び、
前記第２電源用導体パターンは、平面視において、前記複数の第１半導体チップのそれぞれと重なる領域の間に配置される、半導体装置。
（６）
（１）において、
前記複数のランドは、
前記第２半導体チップを介さずに前記複数の第１半導体チップと電気的に接続される第１信号端子と、
前記第２半導体チップを介して前記複数の第１半導体チップと電気的に接続される複数の第２信号端子と、が含まれ、
前記第１信号端子の数は前記第２信号端子の数よりも少ない、半導体装置。
（７）
（１）において、
平面視において、前記配線基板の周縁部は、前記第１基板辺および前記第２基板辺と交差する第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を有し、
前記配線基板の前記第１面には、前記複数の第１半導体チップと電気的に接続される、複数のコンデンサが搭載され、
平面視において、前記第２半導体チップの周縁部は、前記第１チップ辺および前記第２チップ辺と交差する第３チップ辺、および前記第３チップ辺の反対側に位置する第４チップ辺を有し、
前記複数のコンデンサは、平面視において、前記第３基板辺と前記第２半導体チップの前記第３チップ辺との間、および前記第４基板辺と前記第２半導体チップの前記第４チップ辺との間に搭載される、半導体装置。
（８）
（１）において、
前記半導体装置は、前記配線基板の前記第１面上にそれぞれ搭載され、かつ、前記第２半導体チップにより制御される複数の第３半導体チップを有し、
前記複数の第３半導体チップは、平面視において、前記複数の第１半導体チップと、前記第１基板辺との間に搭載される、半導体装置。
（９）
（１）において、
前記半導体装置は、前記配線基板の前記第１面上にそれぞれ搭載され、かつ、前記第２半導体チップにより制御される複数の第３半導体チップを有し、
平面視において、前記配線基板の周縁部は、前記第１基板辺および前記第２基板辺と交差する第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を有し、
平面視において、前記第２半導体チップの周縁部は、前記第１チップ辺および前記第２チップ辺と交差する第３チップ辺、および前記第３チップ辺の反対側に位置する第４チップ辺を有し、
前記複数の第３半導体チップは、平面視において、前記第３基板辺と前記第２半導体チップの前記第３チップ辺との間、および前記第４基板辺と前記第２半導体チップの前記第４チップ辺との間に搭載される、半導体装置。
（１０）
（９）において、
前記配線基板の前記第１面には、前記複数の第１半導体チップと電気的に接続される、複数のコンデンサが搭載され、
前記複数のコンデンサは、平面視において、前記第２基板辺と前記複数の第３半導体チップとの間に搭載される、半導体装置。
（１１）
第１面および前記第１面の反対側に位置する第２面を有する第１配線基板と、
第３面、前記第３面の反対側に位置する第４面および前記第４面に形成された複数のランドを有する第２配線基板と、前記第２配線基板の前記第３面上にそれぞれ搭載された複数の第１半導体チップと、前記第２配線基板の前記第３面上において前記複数の第１半導体チップと並べて搭載され、かつ、前記複数の第１半導体チップのそれぞれを制御する第２半導体チップと、を備え、前記第１配線基板の前記第１面上に搭載された半導体装置と、
を含み、
平面視において、前記第２配線基板の周縁部は、第１基板辺、および前記第１基板辺の反対側に位置する第２基板辺を有し、
平面視において、前記第２半導体チップの周縁部は、第１チップ辺、および前記第１チップ辺の反対側に位置する第２チップ辺を有し、
前記第２半導体チップは、前記第２半導体チップの前記第１チップ辺が、前記第２配線基板の第１基板辺と並ぶように搭載され、
前記複数の第１半導体チップのそれぞれは、前記第２半導体チップの前記第１チップ辺の延長線と、前記第１基板辺と、の間に搭載され、
前記第１配線基板は、前記複数の第１半導体チップのそれぞれに第１電源電位を供給する複数の第１電源線と、前記第２半導体チップに、第２電源電位を供給すし、前記複数の第１電源線の間に設けられた第２電源線と、を有し、
前記第２電源線は、平面視において、前記第２配線基板の前記第１基板辺と交差し、かつ、前記第２配線基板の前記第１基板辺側から前記第２半導体チップと重なる領域に向かって延び、
複数の前記第１電源線のそれぞれは、平面視において、前記第２配線基板の前記第１基板辺側から前記複数の第１半導体チップのそれぞれと重なる領域まで延び、
前記第２電源線は、平面視において、前記複数の第１半導体チップのそれぞれと重なる領域の間に配置される、電子装置。
ＣＡＣ 入出力回路
ＣＣ１ コンデンサ
ＣｈＡ０、ＣｈＡ１、ＣｈＢ０、ＣｈＢ１ チャネル
ＣＫＰ１、ＣＫＰ２ クロック信号伝送経路
ＣＮ 端子（実装基板端子）
ＣＲ コア層（コア材、コア絶縁層）
ＣＴＬ 制御回路
ＣＴＰ１、ＣＴＰ２ 制御信号伝送経路
ＣＴＴ コンデンサ
ＤＡ１、ＤＡ２ 領域
ＤＢＡ チップ搭載領域
ＤＴＰ１、ＤＴＰ２ データ信号伝送経路
ＥＤＶ１、ＥＤＶ２、ＥＤＶ３、ＥＤＶ４ 電子装置（電子機器）
ＨＳＡ１、ＨＳＡ２ 領域
ＩＩＦ 内部インタフェース電極（インタフェース端子）
ＩＬ、ＳＲ１、ＳＲ２ 絶縁層
ＩＰ１、ＩＰ２ 配線基板（インタポーザ）
ＩＰｂ 下面（面、主面、実装面）
ＩＰｓ 側面
ＩＰｔ 上面（面、主面、チップ搭載面）
ＬＣ ロジックチップ（半導体チップ）
ＬＣｂ、ＭＣｂ 裏面（主面、下面）
ＬＣＰ ロジックパッケージ
ＬＣｓ、ＭＣｓ 側面
ＬＣｔ、ＭＣｔ 表面（主面、上面）
ＬＤ 端子（ランド、外部接続端子）
Ｍ１、Ｍ２、Ｍ３、Ｍ４、ＭＣ メモリチップ（半導体チップ）
ＭＢ１ 配線基板（マザーボード、実装基板）
ＭＢｂ 下面（面、裏面）
ＭＢｔ 上面（面、半導体装置搭載面）
ＭＷ 配線（実装基板配線、マザーボード配線）
ＯＩＦ 外部インタフェース電極（インタフェース端子）
ＰＤＬ、ＰＤＭ 電極（チップ端子、ボンディングパッド）
ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５ 半導体装置
ＰＲＣ 演算処理回路
ＲＡＭ メモリ回路（記憶回路）
ＲＧＣＮ 端子
ＲＧＬ１ 電力供給装置（レギュレータ）
ＳＢｃ 突起電極
ＳＢｐ 半田ボール（半田材、外部端子、電極、外部電極）
Ｓｃｐ１、Ｓｃｐ２、Ｓｃｐ３、Ｓｃｐ４、Ｓｍｃ１、Ｓｍｃ２、Ｓｍｃ３、Ｓｍｃ４ チップ辺
ＳＧＣＮ、ＳＧＬＤ 端子
ＳＧＮ＿ＤＡＴ１、ＳＧＮ＿ＤＡＴ２ データ信号
ＳＧＮ＿ＣＬＫ１、ＳＧＮ＿ＣＬＫ２ クロック信号
ＳＧＮ＿ＣＴＬ１、ＳＧＮ＿ＣＴＬ１ 制御信号
ＳＧＮ＿Ｐ１ 内部インタフェース経路（内部伝送経路）
ＳＧＮ＿Ｐ２ 外部インタフェース経路（外部伝送経路）
ＳＧＷ 信号線
Ｓｉｐ１、Ｓｉｐ２、Ｓｉｐ３、Ｓｉｐ４ 基板辺
ＳＲ１、ＳＲ２、 絶縁膜
ＳＲｋ１、ＳＲｋ２ 開口部
ＴＣＳ ボンディングパッド（ボンディングリード、半導体チップ接続用端子）
ＴＨＷ、ＴＷ スルーホール配線
ＴＭ２ 複数の端子
ＵＦ アンダフィル樹脂（絶縁性樹脂）
ＶＡ ビア
ＶＤＤＨ、ＶＤＤＬ、ＶＤＤＱ 電源電位
ＶＤＨ＿Ｐ、ＶＤＬ＿Ｐ、ＶＤＱ＿Ｐ 電源電位供給経路
ＶＨＣＮ、ＶＬＣＮ、ＶＱＣＮ 端子（電源電位供給用端子）
ＶＨＬＤ、ＶＬＬＤ、ＶＱＬＤ 端子（ランド、電源電位供給用ランド
ＶＨＰ、ＶＱＰ 電源プレーン（電源用導体パターン）
ＶＨＷ、ＶＱＷ 電源線（配線）
ＶＱＰ 電源プレーン（電源用導体パターン）
ＶＳＳ 基準電位
ＶＳＳ＿Ｐ 基準電位供給経路
ＷＨ 幅
ＷＬ１ 配線層
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０ 配線層
ＷＨ、ＷＱ 幅
ＷＲ 配線

Claims (16)

  1. 第１面および前記第１面の反対側に位置する第２面を有する第１配線基板と、
    第３面、前記第３面の反対側に位置する第４面および前記第４面に形成された複数のランドを有する第２配線基板と、前記第２配線基板の前記第３面上にそれぞれ搭載された複数の第１半導体チップと、前記第２配線基板の前記第３面上において前記複数の第１半導体チップと並べて搭載され、かつ、前記複数の第１半導体チップのそれぞれを制御する第２半導体チップと、を備え、前記第１配線基板の前記第１面上に搭載された半導体装置と、
    を含み、
    平面視において、前記第２配線基板の周縁部は、第１基板辺、および前記第１基板辺の反対側に位置する第２基板辺を有し、
    平面視において、前記第２半導体チップの周縁部は、第１チップ辺、および前記第１チップ辺の反対側に位置する第２チップ辺を有し、
    前記第２半導体チップは、前記第２半導体チップの前記第１チップ辺が、前記第２配線基板の第１基板辺と並ぶように搭載され、
    前記複数の第１半導体チップのそれぞれは、前記第２半導体チップの前記第１チップ辺の延長線と、前記第１基板辺と、の間に搭載され、
    前記第１配線基板は、前記複数の第１半導体チップのそれぞれに第１電源電位を供給する第１電源線と、前記第２半導体チップに、前記第１電源電位よりも大きい第２電源電位を供給する第２電源線と、を有し、
    前記第２電源線の幅は、前記第１電源線の幅よりも大きく、
    前記第２電源線は、平面視において、前記第２配線基板の前記第１基板辺と交差し、かつ、前記第２配線基板の前記第１基板辺側から前記第２半導体チップと重なる領域に向かって延びる、電子装置。
  2. 請求項１において、
    前記第２半導体チップは、前記複数の第１半導体チップとの間で電気信号を伝送する経路である複数の第１インタフェース電極を有し、
    前記複数の第１インタフェース電極は、前記第１チップ辺に沿って配置される、電子装置。
  3. 請求項１において、
    前記第２電源線は、平面視において、前記第２半導体チップの前記第１チップ辺と重なる線と交差し、かつ、前記第２配線基板の前記第１基板辺側から前記第２半導体チップの前記第２チップ辺と重なる線に向かって延びる、電子装置。
  4. 請求項１において、
    前記第１配線基板は、前記第２電源線の両隣に設けられる複数の前記第１電源線を有し、
    複数の前記第１電源線は、平面視において、前記第２配線基板の前記第１基板辺と交差し、かつ、前記第２配線基板の前記第１基板辺側から前記第２電源線に沿って延びる、電子装置。
  5. 請求項４において、
    複数の前記第１電源線のそれぞれは、平面視において、前記第２配線基板の前記第１基板辺側から前記複数の第１半導体チップのそれぞれと重なる領域まで延び、
    前記第２電源線は、平面視において、前記複数の第１半導体チップのそれぞれと重なる領域の間に配置される、電子装置。
  6. 請求項１において、
    前記複数のランドは、
    前記第２半導体チップを介さずに前記複数の第１半導体チップと電気的に接続される第１信号端子と、
    前記第２半導体チップを介して前記複数の第１半導体チップと電気的に接続される複数の第２信号端子と、が含まれ、
    前記第１信号端子の数は前記第２信号端子の数よりも少ない、電子装置。
  7. 請求項１において、
    平面視において、前記第２配線基板の周縁部は、前記第１基板辺および前記第２基板辺と交差する第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を有し、
    前記第２配線基板の前記第３面には、前記複数の第１半導体チップと電気的に接続される、複数のコンデンサが搭載され、
    平面視において、前記第２半導体チップの周縁部は、前記第１チップ辺および前記第２チップ辺と交差する第３チップ辺、および前記第３チップ辺の反対側に位置する第４チップ辺を有し、
    前記複数のコンデンサは、平面視において、前記第３基板辺と前記第２半導体チップの前記第３チップ辺との間、および前記第４基板辺と前記第２半導体チップの前記第４チップ辺との間に搭載される、電子装置。
  8. 請求項１において、
    前記半導体装置は、前記第２配線基板の前記第３面上にそれぞれ搭載され、かつ、前記第２半導体チップにより制御される複数の第３半導体チップを有し、
    前記複数の第３半導体チップは、平面視において、前記複数の第１半導体チップと、前記第１基板辺との間に搭載される、電子装置。
  9. 請求項１において、
    前記半導体装置は、前記第２配線基板の前記第３面上にそれぞれ搭載され、かつ、前記第２半導体チップにより制御される複数の第３半導体チップを有し、
    平面視において、前記第２配線基板の周縁部は、前記第１基板辺および前記第２基板辺と交差する第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を有し、
    平面視において、前記第２半導体チップの周縁部は、前記第１チップ辺および前記第２チップ辺と交差する第３チップ辺、および前記第３チップ辺の反対側に位置する第４チップ辺を有し、
    前記複数の第３半導体チップは、平面視において、前記第３基板辺と前記第２半導体チップの前記第３チップ辺との間、および前記第４基板辺と前記第２半導体チップの前記第４チップ辺との間に搭載される、電子装置。
  10. 請求項９において、
    前記第２配線基板の前記第３面には、前記複数の第１半導体チップと電気的に接続される、複数のコンデンサが搭載され、
    前記複数のコンデンサは、平面視において、前記第２基板辺と前記複数の第３半導体チップとの間に搭載される、電子装置。
  11. 請求項１において、
    前記第１配線基板の前記第１面には、前記第２電源電位を供給する電力供給装置が搭載され、
    前記電力供給装置は、前記第２電源線の延長線上に搭載される、電子装置。
  12. 請求項１において、
    前記第２配線基板は、前記第４面に形成され、前記複数の第１半導体チップのそれぞれに前記第１電源電位を供給する第１電源用導体パターンと、前記第４面に形成され、前記第２半導体チップに、前記第２電源電位を供給する第２電源用導体パターンと、を有し、
    前記第２電源用導体パターンの幅は、前記第１電源用導体パターンの幅よりも大きく、
    前記第２電源用導体パターンは、平面視において、前記第２配線基板の前記第１基板辺側から前記第２半導体チップと重なる領域に向かって延びる、電子装置。
  13. 請求項１において、
    前記第２配線基板の前記第４面は、前記第１基板辺と前記第１チップ辺の延長線と重なる線との間に設けられた第１領域と、前記第２基板辺と前記第１チップ辺の延長線と重なる線との間に設けられた第２領域と、を有し、
    前記複数のランドは、前記複数の第１半導体チップのそれぞれに第１電源電位を供給する複数の第１電源用ランドと、前記第２半導体チップに、前記第１電源電位よりも大きい第２電源電位を供給する複数の第２電源用ランドと、前記第２半導体チップとの間で、電気信号を送信または受信する複数の信号用ランドと、を有し、
    前記第２領域では、前記複数の第１電源用ランドおよび前記複数の第２電源用ランドの合計数よりも、前記複数の信号用ランドの数の方が多い、電子装置。
  14. 請求項１において、
    前記複数の半導体チップのうちの一つ以上は、第３配線基板を介して前記第２配線基板の前記第３面上にそれぞれ搭載されている、電子装置。
  15. 第１面、前記第１面の反対側に位置する第２面および前記第２面に形成された複数のランドを有する配線基板と、
    前記配線基板の前記第１面上にそれぞれ搭載された複数の第１半導体チップと、
    前記配線基板の前記第１面上において前記複数の第１半導体チップと並べて搭載され、かつ、前記複数の第１半導体チップのそれぞれを制御する第２半導体チップと、
    を備え、
    平面視において、前記配線基板の周縁部は、第１基板辺、および前記第１基板辺の反対側に位置する第２基板辺を有し、
    平面視において、前記第２半導体チップの周縁部は、第１チップ辺、および前記第１チップ辺の反対側に位置する第２チップ辺を有し、
    前記第２半導体チップは、前記第２半導体チップの前記第１チップ辺が、前記配線基板の第１基板辺と並ぶように搭載され、
    前記複数の第１半導体チップのそれぞれは、前記第２半導体チップの前記第１チップ辺の延長線と、前記第１基板辺との間に搭載され、
    前記配線基板は、前記第２面に形成され、前記複数の第１半導体チップのそれぞれに第１電源電位を供給する第１電源用導体パターンと、前記第２面に形成され、前記第２半導体チップに、前記第１電源電位よりも大きい第２電源電位を供給する第２電源用導体パターンと、を有し、
    前記第２電源用導体パターンの幅は、前記第１電源用導体パターンの幅よりも大きく、
    前記第２電源用導体パターンは、平面視において、前記配線基板の前記第１基板辺側から前記第２半導体チップと重なる領域に向かって延びる、半導体装置。
  16. 第１面、前記第１面の反対側に位置する第２面および前記第２面に形成された複数のランドを有する配線基板と、
    前記配線基板の前記第１面上にそれぞれ搭載された複数の第１半導体チップと、
    前記配線基板の前記第１面上において前記複数の第１半導体チップと並べて搭載され、かつ、前記複数の第１半導体チップのそれぞれを制御する第２半導体チップと、
    を備え、
    平面視において、前記配線基板の周縁部は、第１基板辺、および前記第１基板辺の反対側に位置する第２基板辺を有し、
    平面視において、前記第２半導体チップの周縁部は、第１チップ辺、および前記第１チップ辺の反対側に位置する第２チップ辺を有し、
    前記第２半導体チップは、前記第２半導体チップの前記第１チップ辺が、前記配線基板の第１基板辺と並ぶように搭載され、
    前記複数の第１半導体チップのそれぞれは、前記第２半導体チップの前記第１チップ辺の延長線と、前記第１基板辺と、の間に搭載され、
    前記配線基板の前記第２面は、前記第１基板辺と前記第１チップ辺の延長線と重なる線との間に設けられた第１領域と、前記第２基板辺と前記第１チップ辺の延長線と重なる線との間に設けられた第２領域と、を有し、
    前記複数のランドは、前記複数の第１半導体チップのそれぞれに第１電源電位を供給する複数の第１電源用ランドと、前記第２半導体チップに、前記第１電源電位よりも大きい第２電源電位を供給する複数の第２電源用ランドと、前記第２半導体チップとの間で、電気信号を送信または受信する複数の信号用ランドと、を有し、
    前記第２領域では、前記複数の第１電源用ランドおよび前記複数の第２電源用ランドの合計数よりも、前記複数の信号用ランドの数の方が多い、半導体装置。


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