JP2015111360A - 半導体モジュール - Google Patents

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Abstract

【課題】正常に動作する低コストの半導体モジュールを提供する。
【解決手段】半導体モジュールは、データ信号線配線層、ストローブ信号線配線層およびチップを備える。データ信号線配線層には、データ信号を伝送するデータ信号線の全てが配線される。ストローブ信号線配線層には、データ信号線配線層を貫通するビアを介してデータ信号線配線層に接続された平面においてストローブ信号を伝送するストローブ信号線の全てが配線される。チップは、ストローブ信号に対してデータ信号を遅延させる。
【選択図】図２

Description

本技術は、半導体モジュールに関する。詳しくは、データ信号線およびストローブ信号線が配線される半導体モジュールに関する。
従来より、半導体モジュールにおいては、チップを保護するなどの目的で様々な種類の半導体パッケージが用いられている。半導体パッケージの種類としては、矩形のリード端子が４辺に突き出たＱＦＰ（Quad Flat Package）や、ボール状のボール端子が表面にグリッド状に配置されたＢＧＡ（Ball Grid Array）パッケージなどが知られている。ここで、一般に、ボール端子はリード端子よりも小さく、ボール端子の密度は、リード端子と比較して高くすることができる。このため、実装面積を小さくしたい場合などにＢＧＡパッケージがよく用いられる。
このＢＧＡパッケージに、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）などのメモリチップと、メモリコントローラのチップとを設ける際には、それらのチップ間においてデータ信号線やストローブ信号線が配線される。このデータ信号線は、データ信号を伝送する信号線である。ストローブ信号線は、受信側においてデータ信号を取り込むべきタイミングを示す、ストローブ信号を伝送する信号線である。ＢＧＡパッケージにおいて、チップを配置する面上にデータ信号線およびストローブ信号線の全てを配線する場合には、同一の面にチップも配置しなくてはならないため、データ信号線等の本数が多くなるほど配線が困難となる。そこで、複数層の基板を半導体パッケージの基板として使用し、それらの上層にチップを配置し、その上層を貫通するビアを介して、下層にデータ信号線およびストローブ信号線を配線するＢＧＡパッケージが提案されている（例えば、特許文献１参照。）。
特許第４６６２４７４号
しかしながら、上述の従来技術では、正常に動作する半導体モジュールを低コストで製造することが困難である。これは、上述のＢＧＡパッケージでは、データ信号線およびストローブ信号線の全てについて、コスト上昇の要因となるビアを設けており、信号線の本数が多いほどビアの個数が増加し、コストが高くなってしまうためである。詳細には、ビアを配置すると、ビアランドと、ビアランドからの必要なクリアランス確保のため、配線スペースがなくなり、結果的に、基板面積を拡大しなければならなくなって、基板のコスト上昇につながる。一方、ビアの個数を削減して、ビアを介した信号とビアを介していない信号とを混在させると、それらの信号の遅延時間に差が生じてしまい、半導体モジュールが正常に動作しなくなるおそれがある。したがって、正常に動作する半導体モジュールを低コストで製造することが困難である。
本技術はこのような状況に鑑みて生み出されたものであり、正常に動作する低コストの半導体モジュールを提供することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、データ信号を伝送するデータ信号線の全てが配線されたデータ信号線配線層と、上記データ信号線配線層を貫通するビアを介して上記データ信号線配線層に接続された平面においてストローブ信号を伝送するストローブ信号線の全てが配線されたストローブ信号線配線層と、上記ストローブ信号に対して上記データ信号を遅延させるチップとを具備する半導体モジュールである。これにより、ビアを介してデータ信号線配線層に接続された平面においてストローブ信号線の全てが配線され、ストローブ信号に対して前記データ信号が遅延するという作用をもたらす。
また、この第１の側面において、上記チップは、上記チップの辺に沿って設けられたデータ端子を備え、上記データ配線層に配線された上記データ信号線は、上記チップに設けられた上記データ端子に接続されてもよい。これにより、チップの辺に沿って設けられたデータ端子に接続されたデータ信号線が配線されるという作用をもたらす。
また、この第１の側面において、上記チップは、上記データ端子よりも内側に設けられたストローブ端子をさらに備え、上記ストローブ配線層に配線された上記ストローブ信号線は、上記チップに設けられた上記ストローブ端子に上記ビアを介して接続されてもよい。これにより、データ端子よりも内側に設けられたストローブ端子に接続されたストローブ線が配線されるという作用をもたらす。
また、この第１の側面において、上記チップは、上記チップの辺に沿って上記データ端子に隣接した位置において上記データ信号線が配線された所定面積の配線エリアをさらに備えてもよい。これにより、配線エリアにデータ信号線が配線されるという作用をもたらす。
また、この第１の側面において、上記チップは、上記チップの内部において上記データ信号を伝送するデータ配線と、上記データ配線より配線長が短く、上記チップの内部において上記ストローブ信号を伝送するストローブ配線とを備えてもよい。これにより、データ配線より配線長が短いストローブ配線を介してストローブ信号が伝送されるという作用をもたらす。
本技術によれば、正常に動作する低コストの半導体モジュールを提供することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態における半導体モジュールの平面図の一例である。 第１の実施の形態における半導体モジュールの断面図の一例である。 第１の実施の形態におけるクロストークの測定値を示すグラフの一例である。 第１の実施の形態におけるメモリコントローラチップ底面のボール配置図の一例である。 第１の実施の形態におけるメモリコントローラチップ底面のボール配置図の一部を拡大した図である。 第１の実施の形態における配線基板の平面図の一例である。 第１の実施の形態におけるメモリコントローラチップの一構成例を示すブロック図である。 第１の実施の形態における遅延調整回路の一構成例を示すブロック図である。 第１の実施の形態におけるメモリチップの一構成例を示すブロック図である。 第１の実施の形態における送信データの送受信タイミングを示すタイミングチャートの一例である。 第１の実施の形態における受信データの送受信タイミングを示すタイミングチャートの一例である。 第１の実施の形態における遅延時間調整前のデータの送受信タイミングを示すタイミングチャートの一例である。 第２の実施の形態におけるメモリコントローラチップの一構成例を示すブロック図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ビアを介してストローブ信号線の全てを配線してデータ信号を遅延させる例）
２．第２の実施の形態（ストローブ配線を短くし、ビアを介してストローブ信号線の全てを配線してデータ信号を遅延させる例）
＜１．第１の実施の形態＞
［半導体モジュールの構成例］
図１は、実施の形態における半導体モジュールの平面図の一例である。この半導体モジュールは、配線基板１００とメモリコントローラチップ２００とメモリチップ３０１および３０２とを備える。
配線基板１００は、各種の信号線が配線された基板である。配線される信号線は、データ信号を伝送するデータ信号線や、ストローブ信号を伝送するストローブ信号線などである。
メモリコントローラチップ２００は、メモリチップを制御するものである。メモリチップ３０１および３０２は、メモリコントローラチップ２００の制御に従って、データを記憶するものである。これらのメモリチップ３０１および３０２には、例えば、ＤＤＲ ＳＤＲＡＭが設けられる。
メモリコントローラチップ２００と、メモリチップ３０１および３０２とは、それぞれ配線基板１００に接続される。接続された各チップは、配線基板１００に配線された信号線を介してデータ信号やストローブ信号などの信号を相互にやりとりする。以下、配線基板１００に平行な方向のいずれかをＸ方向と称し、そのＸ方向に垂直で配線基板１００に平行な方向をＹ方向と称する。また、Ｘ方向およびＹ方向に垂直な方向をＺ方向と称する。
図２は、第１の実施の形態における、図１のＸ１−Ｘ２軸で切断した半導体モジュールの断面図の一例である。半導体モジュールにおいて、配線基板１００は、レイヤ１１１、１１５、１１６および１１７などの複数のレイヤを備える。これらのレイヤは、Ｚ方向に垂直な平面を有する。また、メモリコントローラチップ２００は、レイヤ１１１と対向する面を底面として、その底面にボール端子２１０および２２０などの複数のボール端子を備える。また、メモリチップ３０１は、レイヤ１１１と対向する面を底面として、その底面にボール端子３１０および３２０などの複数のボール端子を備える。メモリチップ３０２の構成は、メモリチップ３０２と同様である。
ボール端子２１０および３１０は、データ信号線が接続されるボール状の端子である。また、ボール端子２２０および３２０は、ストローブ信号線が接続されるボール状の端子である。これらのボール端子により接続される配線基板１００（すなわち、半導体パッケージ）は、前述したようにＢＧＡパッケージと呼ばれる。
レイヤ１１１は、メモリコントローラチップ２００およびメモリチップ３０１と対向する面において、ボール端子と対応する位置のそれぞれにランド１２０を備える。ランド１２０として、円形や四角形の銅箔などが用いられる。これらのランド１２０は、ボール端子２１０、２２０、３１０および３２０のそれぞれに、リフロー処理などにより接続される。ここで、リフロー処理は、基板上に半田ペーストを印刷し、その上にチップを載せてから熱を加えて、半田を溶かす処理である。
また、レイヤ１１１において、ボール端子２１０に対応するランド１２０と、ボール端子３１０に対応するランド１２０との間に、データ信号線１２１の全てが配線される。
また、レイヤ１１１、１１５、１１６および１１７は、これらを貫通する複数のビア１３０により互いに接続される。ビア１３０として、例えば、貫通ビアやビルドアップビアが用いられる。レイヤ１１１において、ボール端子２２０および３２０に対応するランド１２０と、ビア１３０との間に全てのストローブ信号線１３１が配線される。そして、レイヤ１１７において、それらのビア１３０の間にストローブ信号線１３２の全てが配線される。ストローブ信号は、ビア１３０とストローブ信号線１３１および１３２とを介して伝送される。
なお、レイヤ１１１は、特許請求の範囲に記載のデータ信号線配線層の一例であり、レイヤ１１７は、特許請求の範囲に記載のストローブ信号線配線層の一例である。
このように、ストローブ信号はビア１３０を介して伝送されるが、データ信号はビア１３０を介さずに伝送される。このため、ストローブ信号はデータ信号に対して遅延し、それぞれの信号の遅延時間の間に差（スキュー）が生じてしまう。前述したようにストローブ信号は、受信したデータ信号を受信側が取り込むタイミングを示すため、スキューが大きいと、各チップが受信したデータ信号の取り込みに失敗するおそれがある。
そこで、メモリコントローラチップ２００は、スキューを調整して、ストローブ信号に対してデータ信号を遅延させる。データ信号を遅延させることにより、ストローブ信号が遅延しても、データ信号およびストローブ信号の遅延時間の差が小さくなる。具体的には、メモリチップ３０１等へデータ信号を送信する際には、メモリコントローラチップ２００は、ストローブ信号に対してデータ信号を遅延させてから、それらの信号を送信する。一方、メモリチップ３０１等からデータ信号を受信した際には、メモリコントローラチップ２００は、受信したストローブ信号に対してデータ信号を内部で遅延させてから、それらの信号を取り込んで処理する。
図３は、第１の実施の形態におけるクロストークの測定値を示すグラフの一例である。同図における縦軸は、クロストークの大きさを示し、単位は、例えば、デシベル（ｄＢ）である。また、同図における横軸は、伝送される信号の周波数を示し、単位は、例えば、ヘルツ（Ｈｚ）である。また、同図における実線の曲線は、ビア１３０を介さずに信号を伝送した場合におけるクロストークの測定値を示す。一方、点線の曲線は、ビア１３０を介して信号を伝送した場合におけるにおけるクロストークの測定値を示す。
図３に例示するように、ビア１３０を介して伝送した場合には、ビア１３０を介さずに伝送した場合よりもクロストークが大きくなる傾向がある。クロストークが大きくなるのは、ビア１３０の容量性カップリングなどにより、信号の波形が乱れてしまうためである。ビア１３０を介さずにデータ信号を伝送することにより、データ信号のクロストークを小さくすることができる。一方、ストローブ信号は、ビア１３０を介して伝送されるため、クロストークが大きくなってしまうが、ストローブ信号線の本数は、データ信号線と比べて少ないため、シールドを設けるなどの対策により、容易にクロストークを低減することができる。
図４は、第１の実施の形態におけるメモリコントローラチップ２００の底面のボール配置図の一例である。ボール配置図とは、チップの平面を複数の矩形のエリアに区切り、それらのエリアのどこにボール端子を配置するかを示した図である。同図において、黒色のエリアは、電源線が接続されるボール端子を配置するエリアであり、「Ｓ」が記載されたエリアは、ストローブ端子を配置するエリアである。また、「Ｄ」が記載されたエリアは、データ端子を配置するエリアであり、灰色のエリアは、その他の信号線（マスク信号線やクロック信号線など）が接続されるボール端子を配置するエリアを示す。太線は、メモリコントローラチップ２００の辺を示す。
図４に示すように、データ信号線を接続するボール端子（以下、「データ端子」と称する。）は、メモリコントローラチップ２００の辺に沿って設けられる。データ端子を辺に沿って設けることにより、メモリコントローラチップ２００の外部にデータ信号線を引き出すことが容易になる。
また、ストローブ信号線を接続するボール端子（以下、「ストローブ端子」と称する。）は、メモリコントローラチップ２００の底面においてデータ端子よりも内側に設けられる。ストローブ端子をデータ端子よりも内側に設けることにより、ストローブ端子を避けてデータ信号線を引き出す必要がなくなり、データ信号線の配線設計を容易に行うことができる。
また、メモリコントローラチップ２００の辺に沿って、データ端子に隣接した位置において、データ信号線を配線するための所定面積の配線エリアが設けられる。この配線エリアには、ボール端子が設けられない。このような配線エリアを設けることにより、データ端子の間を通してデータ信号線を引き出す必要がなくなり、配線設計がさらに容易になる。
［ボール配置の一例］
図５は、第１の実施の形態におけるメモリコントローラチップ２００の底面のボール配置図の一部を拡大した図である。同図において、点線で囲まれた８個のデータ端子は、１バイト（８ビット）のデータを８本のデータ信号線により伝送する際に、それらのデータ信号線が接続される端子である。また、点線で囲まれた２つのストローブ端子は、差動方式で１つのストローブ信号を伝送する２本のストローブ信号線が接続される端子である。
図５に例示するように、メモリコントローラチップ２００の辺に沿って、３列に亘って、データ端子が配列される。この３列のうち、辺に最も近い列を１列目として、１列目に、辺およびデータ端子に囲まれた配線エリアが設けられる。２列目および３列目のデータ端子に接続されたデータ信号線は、１列目の配線エリアを介してメモリコントローラチップ２００の外部に引き出される。また、これらのデータ端子より内側に、ストローブ端子が設けられる。
図６は、第１の実施の形態における配線基板１００の平面図の一例である。同図において、黒丸は、電源線が接続されるランド１２０である。縦線が引かれた丸は、ストローブ信号線１３１が接続されるランド１２０であり、斜線が引かれた丸は、データ信号線１２１が接続されるランド１２０である。
また、配線基板１００には、メモリコントローラチップ２００を配置するエリア１１２と、メモリチップ３０１および３０２を配置するエリア１１３とが設けられる。これらのエリア内において、ボール端子のそれぞれに対応する位置にランド１２０が設けられる。また、点線で囲まれた領域は、配線エリアを示す。この配線エリアを介してデータ信号線が配線される。
メモリコントローラチップ２００の辺に沿って３列のデータ端子が配列される。２列目のデータ端子から引き出すデータ信号線は、配線エリアを介して配線される。３列目のデータ端子から引き出す信号線の一部は、配線エリアを介して配線され、残りは、隣接するデータ端子を迂回して配線される。迂回の際には、メモリチップ３０１への方向に対して９０度より大きな角度の方向に沿ってデータ信号線が配線される。
［メモリコントローラチップの構成例］
図７は、第１の実施の形態におけるメモリコントローラチップ２００の一構成例を示すブロック図である。このメモリコントローラチップ２００は、論理回路２３０と複数のバッファ２７０とを備える。論理回路２３０は、制御回路２４０と、複数のフリップフロップ２５０と、複数の遅延調整回路２６０とを備える。フリップフロップ２５０、遅延調整回路２６０、および、バッファ２７０は、データ端子およびストローブ端子のそれぞれについて設けられる。
フリップフロップ２５０は、メモリチップ３０１等へ送信する信号（データ信号またはストローブ信号）、または、メモリチップ３０１等から受信した信号を保持するものである。送信する信号は、フリップフロップ２５０から、対応する遅延調整回路２６０へ供給される。
一方、受信されたデータ信号は、遅延調整回路２６０から、対応するフリップフロップ２５０のデータ入力端子へ供給される。また、受信されたストローブ信号は、遅延調整回路２６０から、受信されたデータ信号を保持するフリップフロップ２５０のそれぞれのクロック端子へ供給される。フリップフロップ２５０は、ストローブ信号が立ち上がったときに、遅延調整回路２６０からのデータ信号を取り込んで保持する。なお、フリップフロップ２５０は、ストローブ信号の立上りに同期してデータ信号を取り込んでいるが、立下りに同期して取り込んでもよい。
遅延調整回路２６０は、データ信号またはストローブ信号の遅延時間を調整するものである。遅延調整回路２６０のそれぞれには、予め遅延時間が設定される。遅延調整回路２６０は、設定された遅延時間の分、データ信号またはストローブ信号を遅延させ、その遅延させた信号を出力する。メモリチップ３０１等へ送信される信号は、フリップフロップ２５０から、対応する遅延調整回路２６０へ供給される。そして、遅延調整回路２６０は、供給された信号を遅延させ、遅延させた信号を対応するバッファ２７０へデータ配線２３１またはストローブ配線２３２を介して供給する。
ここで、データ配線２３１は、データ信号をメモリコントローラチップ２００内部で伝送する配線であり、ストローブ配線２３２は、ストローブ信号をメモリコントローラチップ２００内部で伝送する配線である。これらのデータ配線２３１およびストローブ配線２３２の配線長は、同程度である。
一方、メモリチップ３０１等から受信された信号は、バッファ２７０から対応する遅延調整回路２６０へデータ配線２３１またはストローブ配線２３２を介して供給される。そして、遅延調整回路２６０は、供給された信号を遅延させ、遅延させた信号を対応するフリップフロップ２５０へ供給する。
ここで、遅延調整回路２６０は、送信するデータ信号を、送信するストローブ信号に対して遅延させてバッファ２７０へ出力する。また、遅延調整回路２６０は、受信されたデータ信号を、受信されたストローブ信号に対して遅延させてフリップフロップ２５０へ出力する。ストローブ信号は、ビア１３０を介して伝送されて遅延時間が大きくなるのに対し、データ信号は、ビア１３０を介さずに伝送されるためである。
バッファ２７０は、データ信号またはストローブ信号を送信または受信して波形や電圧を調整するものである。メモリチップ３０１等へ送信するデータ信号は、遅延調整回路２６０から、対応するバッファ２７０へ供給され、そのバッファ２７０は、調整した信号をメモリチップ３０１等へ送信する。また、メモリチップ３０１からデータを受信したバッファ２７０は、その信号の波形等を調整して、対応する遅延調整回路２６０へ供給する。
なお、データ端子およびストローブ端子のそれぞれに遅延調整回路２６０を設ける構成としているが、この構成に限定されない。例えば、メモリコントローラチップ２００は、送信するデータ信号を遅延させるが、送信するストローブ信号は遅延させない構成としてもよい。この場合には、ストローブ信号に対応する遅延調整回路２６０を設ける必要はない。
［遅延調整回路の構成例］
図８は、第１の実施の形態における遅延調整回路２６０の一構成例を示すブロック図である。この遅延調整回路２６０は、遅延ロックループ２６１およびマルチプレクサ２６６を備える。遅延ロックループ２６１は、位相比較器２６２、ローパスフィルタ２６３および遅延部２６４を備える。
位相比較器２６２は、遅延調整回路２６０に入力された入力信号（データ信号またはストローブ信号）と遅延部２６４から帰還した帰還信号との位相を比較するものである。位相比較器２６２は、これらの信号の位相差を示す電圧信号をローパスフィルタ２６３に供給する。
ローパスフィルタ２６３は、位相比較器２６２からの電圧信号において、所定の遮断周波数未満の周波数成分を通過させるものである。
遅延部２６４は、入力信号から、その入力信号に対する遅延時間がそれぞれ異なる複数の出力信号を生成するものである。遅延部２６４は、例えば、直列に接続された複数段の遅延素子２６５を備える。それぞれの遅延素子２６５は、電圧信号に基づいて、入力信号に同期させた出力信号を生成する。初段の遅延素子２６５には入力信号が入力され、各段の遅延素子２６５は、入力された信号を一定の遅延時間だけ遅延させた信号を出力信号として後段およびマルチプレクサ２６６に供給する。最終段の遅延素子２６５は、遅延させた信号をマルチプレクサ２６６に出力信号として供給し、また、位相比較器２６２に帰還信号として帰還させる。
マルチプレクサ２６６は、制御回路２４０の制御に従って複数の出力信号のいずれかを選択して出力するものである。
［メモリチップの構成例］
図９は、第１の実施の形態におけるメモリチップ３０１の一構成例を示すブロック図である。このメモリチップ３０１は、複数のバッファ３７０と複数のフリップフロップ３５０とを備える。バッファ３７０およびフリップフロップ３５０の構成は、メモリコントローラチップ２００におけるバッファ２７０およびフリップフロップ２５０と同様である。
図１０は、第１の実施の形態における送信データの送受信タイミングを示すタイミングチャートの一例である。同図におけるａは、メモリコントローラチップ２００が送信した信号の送信タイミングを示すタイミングチャートの一例である。メモリコントローラチップ２００は、ストローブ信号に対してデータ信号を遅延時間Ｔ１だけ遅延させ、遅延させたデータ信号と、ストローブ信号とをバッファ２７０から送信する。
図１０におけるｂは、メモリチップ３０１内のバッファ３７０が受信した信号の受信タイミングを示すタイミングチャートの一例である。配線基板１００においてストローブ信号はビア１３０を介して伝送されるため、データ信号に対して遅延時間Ｔ１だけ遅延する。しかし、ストローブ信号に対してデータ信号は、遅延時間Ｔ１だけ遅延して送信されているため、受信されたデータ信号およびストローブ信号の遅延時間には、差がほとんどなくなる。したがって、配線基板１００においてデータ信号およびストローブ信号の遅延時間に差が生じても、メモリチップ３０１は、データ信号を正常に取り込むことができる。
図１１は、第１の実施の形態における受信データの送受信タイミングを示すタイミングチャートの一例である。同図におけるａは、メモリコントローラチップ２００が受信した信号の受信タイミングを示すタイミングチャートの一例である。ストローブ信号は、ビア１３０を介して伝送されるため、ストローブ信号は、データ信号に対して遅延時間Ｔ１だけ遅延して受信される。
図１１におけるｂは、メモリコントローラチップ２００内の遅延調整回路２６０が遅延時間を調整した信号の出力タイミングを示すタイミングチャートの一例である。遅延調整回路２６０は、遅延時間Ｔ１の分、ストローブ信号に対してデータ信号を遅延させる。これにより、データ信号およびストローブ信号の遅延時間にほとんど差がなくなり、メモリコントローラチップ２００は、データ信号を正常に取り込むことができる。
なお、データ信号線のそれぞれの配線長を完全に一致させるのは困難であるため、データ信号のそれぞれの遅延時間は、同一であるとは限らない。しかし、図１０および図１１では、説明の便宜上、データ信号のそれぞれの遅延時間が同一であるものと仮定して記載されている。
図１２は、第１の実施の形態における遅延時間調整前のデータの送受信タイミングを示すタイミングチャートの一例である。同図におけるａは、遅延時間の調整前にメモリチップ３０１が受信した信号の受信タイミングを示すタイミングチャートの一例である。調整前においては、データ信号同士の遅延時間は一致しておらず、データ信号とストローブ信号とのそれぞれの遅延時間も一致していない。作業者は、製品出荷前などにおいて、まず、データ信号のそれぞれの遅延時間を調整し、それらの遅延時間を一致させる。
図１２におけるｂは、データ信号の遅延時間を調整後にメモリチップ３０１が受信した信号の受信タイミングを示すタイミングチャートの一例である。遅延時間の調整により、データ信号の遅延時間は一致しているが、データ信号に対してストローブ信号は遅延している。ストローブ信号がビア１３０を介して伝送されているためである。作業者は、データ信号およびストローブ信号の遅延時間を調整して、それらの遅延時間を一致させる。この結果、図１０および図１１に例示したように、データ信号およびストローブ信号の遅延時間にほとんど差がなくなり、各チップは、データ信号を正常に取り込むことができる。
このように、本技術の第１の実施の形態によれば、ビアを介してストローブ信号線の全てを配線し、メモリコントローラチップがストローブ信号に対してデータ信号を遅延させるため、半導体モジュールを正常に動作させることができる。また、データ信号についてはビアを設けなくてよいため、コストが低下する。したがって、正常に動作する低コストの半導体モジュールを提供することができる。
＜２．第２の実施の形態＞
第１の実施の形態では、メモリコントローラチップ２００の内部において、配線の配線長に差を設けていなかったが、ストローブ配線２３２の配線長は、短くすることが望ましい。配線長を短くすることにより、配線容量が低下し、クロストークを小さくすることができるためである。第２の実施の形態のメモリコントローラチップ２００は、ストローブ配線２３２の配線長を最短となるようにした点において第１の実施の形態と異なる。
図１３は、第２の実施の形態におけるメモリコントローラチップの一構成例を示すブロック図である。第２の実施の形態のメモリコントローラチップ２００において、ストローブ配線２３２の配線長は、いずれのデータ配線２３１より短く、最短である。
ストローブ配線２３２を最短とすることにより、セットアップとホールドのマージンに影響するストローブ信号のスルーレートの劣化を抑制することができ、ジッタの増加が抑制される。また、ストローブ配線２３２を最短とすることにより、データ配線２３１およびストローブ配線２３２の配線長を同一にする場合よりも全配線の配線長の合計を小さくすることができる。これにより、メモリコントローラチップ２００の面積が小さくなり、そのコストも低下する。
このように、本技術の第１の実施の形態によれば、ストローブ配線の配線長がデータ配線よりも短いために、ストローブ信号の信号品質を向上させることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、本技術は以下のような構成もとることができる。
（１）データ信号を伝送するデータ信号線の全てが配線されたデータ信号線配線層と、
前記データ信号線配線層を貫通するビアを介して前記データ信号線配線層に接続された平面においてストローブ信号を伝送するストローブ信号線の全てが配線されたストローブ信号線配線層と、
前記ストローブ信号に対して前記データ信号を遅延させるチップと
を具備する半導体モジュール。
（２）前記チップは、前記チップの辺に沿って設けられたデータ端子を備え、
前記データ配線層に配線された前記データ信号線は、前記チップに設けられた前記データ端子に接続される
前記（１）記載の半導体モジュール。
（３）前記チップは、前記データ端子よりも内側に設けられたストローブ端子をさらに備え、
前記ストローブ配線層に配線された前記ストローブ信号線は、前記チップに設けられた前記ストローブ端子に前記ビアを介して接続される
前記（２）記載の半導体モジュール。
（４）前記チップは、前記チップの辺に沿って前記データ端子に隣接した位置において前記データ信号線が配線された所定面積の配線エリアをさらに備える
前記（２）または（３）記載の半導体モジュール。
（５）前記チップは、
前記チップの内部において前記データ信号を伝送するデータ配線と、
前記データ配線より配線長が短く、前記チップの内部において前記ストローブ信号を伝送するストローブ配線と
を備える前記（１）から（４）のいずれかに記載の半導体モジュール。
１００ 配線基板
１１１、１１５、１１６、１１７ レイヤ
１２０ ランド
１３０ ビア
２００ メモリコントローラチップ
２１０、２２０、３１０、３２０ ボール端子
２３０ 論理回路
２４０ 制御回路
２５０、３５０ フリップフロップ
２６０ 遅延調整回路
２６１ 遅延ロックループ
２６２ 位相比較器
２６３ ローパスフィルタ
２６４ 遅延部
２６５ 遅延素子
２６６ マルチプレクサ
２７０、３７０ バッファ
３０１、３０２ メモリチップ

Claims (5)

  1. データ信号を伝送するデータ信号線の全てが配線されたデータ信号線配線層と、
    前記データ信号線配線層を貫通するビアを介して前記データ信号線配線層に接続された平面においてストローブ信号を伝送するストローブ信号線の全てが配線されたストローブ信号線配線層と、
    前記ストローブ信号に対して前記データ信号を遅延させるチップと
    を具備する半導体モジュール。
  2. 前記チップは、前記チップの辺に沿って設けられたデータ端子を備え、
    前記データ配線層に配線された前記データ信号線は、前記チップに設けられた前記データ端子に接続される
    請求項１記載の半導体モジュール。
  3. 前記チップは、前記データ端子よりも内側に設けられたストローブ端子をさらに備え、
    前記ストローブ配線層に配線された前記ストローブ信号線は、前記チップに設けられた前記ストローブ端子に前記ビアを介して接続される
    請求項２記載の半導体モジュール。
  4. 前記チップは、前記チップの辺に沿って前記データ端子に隣接した位置において前記データ信号線が配線された所定面積の配線エリアをさらに備える
    請求項２記載の半導体モジュール。
  5. 前記チップは、
    前記チップの内部において前記データ信号を伝送するデータ配線と、
    前記データ配線より配線長が短く、前記チップの内部において前記ストローブ信号を伝送するストローブ配線と
    を備える請求項１記載の半導体モジュール。
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