CN102630118A - 层叠的布线板 - Google Patents

层叠的布线板 Download PDF

Info

Publication number
CN102630118A
CN102630118A CN2012100206518A CN201210020651A CN102630118A CN 102630118 A CN102630118 A CN 102630118A CN 2012100206518 A CN2012100206518 A CN 2012100206518A CN 201210020651 A CN201210020651 A CN 201210020651A CN 102630118 A CN102630118 A CN 102630118A
Authority
CN
China
Prior art keywords
signal
line
layer
range
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012100206518A
Other languages
English (en)
Other versions
CN102630118B (zh
Inventor
水野聪
大山将史
荒幡明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN102630118A publication Critical patent/CN102630118A/zh
Application granted granted Critical
Publication of CN102630118B publication Critical patent/CN102630118B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0228—Compensation of cross-talk by a mutually correlated lay-out of printed circuit traces, e.g. for compensation of cross-talk in mounted connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09327—Special sequence of power, ground and signal layers in multilayer PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709—Staggered pads, lands or terminals; Parallel conductors in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory

Abstract

一种层叠的布线板，包括多个布线层，所述布线层通过各层之间的绝缘层的间隔而堆叠，并且具有四层布线单元，所述四层布线单元通过以所述层之间的绝缘层为间隔从层堆叠方向的一侧到另一侧依次设置电源层、接地层、第一信号布线层以及第二信号布线层而获得。第一信号布线层和第二信号布线层的一个包括数据信号线，而另一个包括时钟信号线。数据信号线和时钟信号线设置为至少在两条线设置为平行线的位置处在垂直于层堆叠方向的视图上避免彼此重叠。

Description

层叠的布线板
技术领域
本发明涉及一种层叠的布线板，其适合于安装半导体集成电路，例如，双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)。
背景技术
层叠的布线板是已知的，其中将由高速时钟信号操作的至少一个半导体装置(集成电路(IC))与另外的电子部件安装在一起，所述电子部件例如为控制半导体装置的控制器IC。
特别地，对于便携式电子设备中安装的(印刷)布线板，要求小尺寸和高密度安装，并且对于这个要求的响应促进了堆叠层数上的增加。
例如，在小型便携式设备中安装的多层母板中或者在作为一种电子部件的母板上安装的封装板中，通过堆叠四层、六层、八层或更多层的布线板实现一个层叠的布线板。每个布线板通过在基板或者诸如树脂的带(绝缘层)上形成诸如铜箔的导电层而获得。通过图案化导电层形成布线。布线层之间的传导通过贯穿通路(through-via)或其它技术实现。有这样一种技术，其中机械地形成贯穿通路，并且例如通过镀铜实现布线层之间的传导，而且有这样一种技术，其中在每层中提供导电措施，并且布线层之间的传导在构建这些层时实现。
这种层叠的布线板具有多层结构，该多层结构通过以各层之间的导电层为间隔堆叠多个布线层而获得。
在层叠的布线板中，提供诸如电源层和接地层的多个层，电源层中提供作为连接到电源的图案的电源图案，而接地层中提供作为连接到接地的图案的接地图案。此外，例如，在由六层组成的层叠的布线板中，在很多情况下，提供一个电源层和一个或两个接地层作为内层，即存在于层叠的布线板内的层。通常，提供信号线图案的信号布线层设置为通过绝缘层的间隔相邻于接地层堆叠。
为了减小尺寸(减小占用面积和厚度)，这些布线层以高密度安装，以形成层叠的布线板。
因此，在安装高速运行IC的层叠的布线板中，存在信号布线层与电源层的距离特别长的问题。例如，在DDR-SDRAM的情况下，由于高密度安装，因此难于以与电源层或更靠近外侧的外层相距充分短的距离设置信号布线层，在该信号布线层中提供以DDR(双倍数据速率)驱动的信号布线的图案作为内层。此外，由于电源层和接地层之间的距离增加，因此电源部分的电容性耦合和电感性耦合变得很小。从而，将电源电压和接地电位提供到处理高速信号的电路的通道阻抗变得很高。
由于这个阻抗的增加，因此在诸如DDR存储器接口板的层叠的布线板中，电源和接地上容易增添高速运行LSI的同步转换噪声(SSO)等。结果，信号电位转换的临时变化(抖动)或者信号间干扰(串扰)变得较大，并且发生LSI的特性下降。
为了抑制电源布线和接地布线的阻抗增加，对于布线层的设置已经提出了几种层叠布线板的结构(参见下面的专利文件1至3)。
在专利文件1(日本专利特开No.2002-299840)中，公开了一种层叠的布线板，在该层叠的布线板中提供由布线层和绝缘层组成且由符号L1至L7表示的七个层(见引用文件1的图1等)。例如，在引用文件1的图1中，最下层为L7。随着符号“L”的参考序号变大，更多的层堆叠在这一层的上侧上。最上层为L1。布线层还形成在最下层L7的后表面上。
在专利文件1的布线层的设置中，将供应电源电压的电源层用作第五层L5，并且将接地层提供为上相邻层的第四层L4。第二层L2和第七层L7也是接地层。信号线布线层提供为相邻于接地层的第一层L1、第三层L3和第六层L6。
根据这样的布线层的堆叠设置，将接地层设置为相邻于作为电源层的第五层L5(在其上侧)的第四层L4，从而使两个布线层之间的电容性耦合和电感性耦合很大。因此，每个布线层的阻抗变得很低，并且由于噪声等引起的电位变化在两个布线层中不容易发生。
在专利文件2(日本专利特开No.2003-218541)中，公开了这样一种结构，其中电源层14被接地层13a和13b从两侧夹着(参见引用文件2的图1)。因此，在电源层和接地层中，与上述的引用文件1相比，由于阻抗减小而使抗噪声能力较高。
在专利文件3(日本专利特开No.2008-235364)中，本申请的受让人已经提出了一种层叠的布线板结构，其中通过绝缘层的间隔设置两个电源层L3和L4(见引用文件3的图2)。在两个电源层L3和L4的两侧，通过每个绝缘层的间隔，提供两个接地层L2和L5。信号布线层提供为最上层L1和最下层L6。
发明内容
在上述引用文件1中描述的结构中，接地层必需设置为相邻于信号布线层(在其上侧或下侧)。因此，接地层的数量较大，并且难以减小厚度。此外，连接到表面上安装的LSI的信号线提供在深度(层堆叠方向上的距离)上显著不同的多层中，因此延迟设计等很不容易。
在上述引用文件3中描述的结构中，通常而言，以DDR(双倍数据速率)驱动的信号布线仅可设置在表面侧的一层(层L1)中。这容易导致布线面积增加或者布线困难的情况。具体地讲，在通常单侧安装的情况下，尽管高速信号线可设置在作为LSI安装侧的最上层L1侧上，但是远离表面的最下层L6仅可用于低速信号线。
如上所述，随着LSI的速度变得更高，通过上述引用文件中描述的技术，在技术上难于在高密度板中将特性保持在DDR标准(JEDEC)内的同时减少层数和板面积。
在上述引用文件2中，描述了一种由接地层围绕电源线的结构，包括板和表面，作为防电磁辐射干扰(EMI)的对策，而没有考虑高速信号线的设置结构。
本发明提供一种技术，以提出在将安装的高速LSI和整个模块的特性保持在标准内的同时能够减少层数和板面积的多层布线结构，从而解决上述现有技术的缺点。
本发明提出一种层叠的布线板结构，其中堆叠两个信号布线层，并且特别是在该堆叠中优化时钟和数据的布线设置，从而实现抑制各线之间的信号串扰以及电源线和接地线的阻抗增加。
根据本发明的一个实施例，所提供的层叠的布线板包括多个布线层，所述布线层构造为通过所述层之间的绝缘层的间隔而堆叠，并且具有四层布线单元，所述四层布线单元通过以所述层之间的绝缘层为间隔从层堆叠方向的一侧到所述层堆叠方向的另一侧依次设置电源层、接地层、第一信号布线层以及第二信号布线层而获得，电源电压供应到电源层，接地电位供应到接地层。第一信号布线层和第二信号布线层的一个包括数据信号线，并且第一信号布线层和第二信号布线层的另一个包括时钟信号线。数据信号线和时钟信号线设置为至少在两条线设置为平行线的位置处在垂直于所述层堆叠方向的视图上避免彼此重叠。
根据上述构造，接地层和电源层通过层之间的绝缘层的间隔而彼此相邻。因此，两个布线层由于阻抗减小而具有高抗噪声性。
此外，第二信号布线层到接地层的距离大于第一信号布线层到接地层的距离，并且第一信号布线层设置在第二信号布线层和接地层之间。第一信号布线层和第二信号布线层的一个包括数据信号线，并且另一个包括时钟信号线。在本发明的一个实施例中，第一信号布线层和第二信号布线层形成为使得数据信号线和时钟信号线在两个线设置为平行线的位置在垂直于层堆叠方向的视图上彼此不重叠。因此，例如，通过根据例如距离差设定第二信号布线层的布线宽度大于第一信号布线层的布线宽度，易于以第一和第二信号布线层到接地层的电容性耦合和电感性耦合平衡到更高程度或者均具有所希望的耦合力的方式设计该结构。此外，第一和第二信号布线层之间的串扰也得到抑制。而且，尽管电源层和接地层每一个的数量为一个，但是可保证两层作为信号布线层。因此，在满足高速装置标准的情况下，可通过保证布线间隔来实现减小多层布线结构自身的厚度以及减小面积。
本发明的实施例可实现将安装的高速LSI和整个模块的特性保持在标准内的同时能够减小层数和板面积的多层布线结构。
附图说明
图1是本发明第一实施例的层叠布线板的示意性布线结构图；
图2是第一实施例的比较示例(第一比较示例)的层叠布线板的示意性布线结构图；
图3是本发明第二实施例的层叠布线板的示意性布线结构图；
图4是第二实施例的比较示例(第二比较示例)的层叠布线板的示意性布线结构图；
图5是本发明第三实施例的存储器模块的电路框图；
图6是示出尽可能防止重叠或抑制重叠的信号线结合示例的示意性透视图；
图7是示出尽可能防止重叠或抑制重叠的信号线结合另一个示例的示意性透视图；
图8是示出尽可能防止重叠或抑制重叠的信号线结合另一个示例的示意性透视图；
图9是示出尽可能防止重叠或抑制重叠的信号线结合另一个示例的示意性透视图；以及
图10是示出尽可能防止重叠或抑制重叠的信号线结合另一个示例的示意性透视图。
具体实施方式
下面，以DDR-SDRAM安装板为例，参考附图按照下面的顺序描述本发明的实施例。
应用本发明一个实施例的层叠布线板可以是模块板，其中DDR-SDRAM与其它电子部件一起模块化。作为选择，本发明的一个实施例还可应用于封装DDR-SDRAM的封装板以及将DDR-SDRAM与控制器等安装在一起的母板。尽管该装置不限于DDR-SDRAM，但是优选将本发明的一个实施例应用于与高密度设置的很多高速信号线一起使用的装置，例如DDR-SDRAM。其它装置的示例包括具有多个核的CPU和IC卡的安装，其具有对减小尺寸和厚度的强烈需求。
本说明书的大体顺序如下。
1.第一实施例：
由第一和第二信号布线层、接地层以及电源层组成的四层布线单元的实施例
2.第二实施例：
通过增加第二接地层和第三信号布线层到四层布线单元而获得的五层布线结构的实施例
3.第三实施例：
示出当第二实施例应用于DDR-SDRAM时关于信号线重叠的要求的实施例
<1.第一实施例>
[布线层结构]
图1是本实施例的层叠布线板的示意性布线结构图。尽管图1仅示出了四个布线层，但是绝缘层(未示出)插入在各布线层之间。
如图1所示，这个层叠的布线板1由四个布线层和各层之间的三个绝缘层(未示出)组成，四个布线层从上层侧开始由符号L1、L2、L3和L4表示，并且该结构对应于“四层布线单元”。
具体地讲，从最上层开始，堆叠第二信号布线层L1、第一信号布线层L2、接地层L3和电源层L4。
最下层的电源层L4是包括电源线图案的布线层，电源线图案被提供例如1.8V的电源电压VDD。
上面的接地层L3是包括接地图案的布线层，接地图案保持在接地电位GND。
第一信号布线层L2是包括数据信号线的布线层。例如，在稍后描述的DDR-SDRAM的情况下，数据信号线对应于传输数据信号(DQ)的布线。
最上层的第二信号布线层L1是包括时钟信号线的图案的布线层，时钟信号线传输时钟信号(CLK)。
在图1中，还示出了DDR-SDRAM中使用的信号的名称，以便有助于在与稍后描述的DDR-SDRAM实施例的比较中理解。然而，本实施例不是仅可应用于如上所述DDR-SDRAM的实施例。除了DDR-SDRAM之外，图1所示的“四层布线单元”也可广泛地应用于高速信号线应设置在两层中的装置的层叠布线板。
诸如贯穿通路的连接部件(未示出)适当地提供在各布线层之间的绝缘层(未示出)中。如果另一个布线层插设在作为连接部件的连接对象的两个布线层之间，则该布线层设置为避开连接部件以防止短路。接地层L3和电源层L4不是必须为布线图案。它们可形成为具有大面积的导电层，或者可根据具有大面积的导电层和布线图案的结合而形成。如果导电层被垂直地穿透以允许连接部件通过，例如，采用这样的结构，其中在导电层中提供孔以避免电短路，并且诸如贯穿通路的连接部件在该孔中通过。
第二信号布线层L1的表面侧是装置(半导体集成电路)的安装表面。第二信号布线层L1提供在装置的安装表面侧，并且第一信号布线层L2提供为直接在第二信号布线层L1下的层。因此，具有这样的优点，传输输入到装置/从装置输出的高速时钟信号(CLK)和高速数据信号(例如，DQ)的布线易于连接到该装置，并且精确地执行延迟设计等。
尽管时钟信号(CLK)的布线提供在安装表面侧的第二信号布线层L1中，并且数据信号的布线提供在第二信号布线层L1下的第一信号布线层L2中，但是也可采用相反设置的结构。就是说，时钟信号(CLK)可分配到第一信号布线层L2，并且数据信号可分配到第二信号布线层L1。
也可以将这种四层布线单元扩展为双侧安装。
具体地讲，还可以采用这样获得的七层布线结构，将电源层L4视为层叠的布线板的中心内层，并且以电源层L4为中心将图1所示的符号L3、L2和L1的各层折叠到下侧。在此情况下，通过设置彼此相邻的两个电源层L4以及两层之间的薄绝缘层的间隔，可采用总共八层的结构。这可实现在前表面和后表面二者上安装高速装置。
如果后表面侧上的信号布线层的数量为一个，则该结构类似于接下来的第二实施例，因此对其稍后进行描述。
作为单侧或双侧上安装的半导体装置，半导体芯片可以裸露状态安装，或者以封装状态安装。裸露安装和封装安装可混合。通常，在母板的情况下，主要采用封装装置的安装。然而，如果减小例如IC卡的尺寸和厚度的要求强烈，则裸露的芯片隔着端子直接安装在母板上，其中所述端子例如为表面设置的突块，或者芯片隔着称为插入板的芯片尺寸基板安装在母板上。“母板”是指这种电子设备的主板。
作为安装在母板上的小板(封装板或模块板)，可采用本实施例的安装了多个半导体装置的层叠布线板。还是在此情况下，无论采用芯片安装或封装安装，都可安装半导体装置，并且装置的数量也是任意的。然而，像本实施例这样提供两个信号布线层适合于安装具有多个管脚(pin)的多个LSI的情况。此外，接下来描述的布线设置的要求适合于以高密度安装以较高频率驱动的布线的情况。
[信号线设置的要求]
本实施例的要求如下。第一信号布线层L2中包含的高速信号线的图案和第二信号布线层L1中包含的高速信号线的图案设置为，至少在两个信号线设置为平行线的位置，两条信号线在与层堆叠方向垂直的视图上尽可能避免重叠。
在两个布线层中包含的高速信号线(时钟信号线和数据信号线)彼此交叉的位置，电容性和电感性耦合是局部的。然而，在平行设置的位置，耦合的强度相对较高。这是特性变化上的主要因素之一。因此，在本实施例中，对平行设置的位置提出上述要求，从而尽可能抑制高速信号之间的串扰。
高速信号线的每一个都电容性和电感性地耦合到高速信号线下的接地层L3。如果另外的信号线设置在耦合路径上，则在此耦合位置耦合状态变化，并且其电位变化。这是噪声的因素。因此，在本实施例中，最希望的是从安装表面的角度看这两个高速信号线(时钟信号线和数据信号线)在平行线位置上彼此不重叠。然而，例如，在为了避开连接部件而具有旁路的局部位置，从安装表面的角度看局部的布线重叠是允许的。此外，尽管取决于运行频率，但是，即使线宽的部分重叠，只要特性上没有问题，也允许局部重叠。
同样，在时钟信号线和数据线的结合之外的信号线的结合中，所希望的是在平行线位置上尽可能避免信号线的重叠，这是因为信号线与电位变化有关而与信号线的种类无关。
在接下来的第二实施例中，通过采用具体的信号线名称，描述时钟信号线或数据线和另一个信号线之间的设置关系以及其它信号线之间的设置关系。因此这里省略其描述。
[信号线宽度的要求]
所希望的是，除了上述的信号线设置的要求之外，对信号线宽度也提出了要求。
要求就是，“对于在与层堆叠方向垂直的视图上尽可能避免彼此重叠并且提供在两个相邻层中的两个信号线，远离接地层L3的信号线的宽度设定为大于靠近接地层L3的信号线的宽度”。
根据这个要求，如果第二信号布线层L1具有时钟信号(CLK)线，并且第一信号布线层L2具有数据线，如图1所示，则时钟信号(CLK)线的宽度设定为大于数据信号线(例如，DQ线)的宽度。
例如，这个宽度差可根据距接地层L3的距离差而确定。作为选择，宽度可设定为使得每个布线层的阻抗值落入独立确定的优选范围内。例如，在稍后描述的DDR-SDRAM的情况下，第一信号布线层L2的时钟信号(CLK)线的宽度设定为使得其阻抗落入50Ω至70Ω的范围内。
[第一比较示例]
图2示出了第一比较示例，其中接地层提供为相邻于每个高速信号线层。
在图2所示的层叠的布线板1A中，第五层L5是电源层，并且将耦合到电源层的接地层提供为第四层L4。此外，根据接地层必需提供为相邻于高速信号布线层的设计思想，接地层L2设置为紧邻包括时钟信号(CLK)布线的第二信号布线层L1。根据相同的设计思想，包括数据信号(例如，DQ信号)布线的第一信号布线层L3设置为下一层(第三顶层)，并且接地层L4设置为直接在第一信号布线层L3下的第四顶层。
如果增加用于低速信号的信号线，则该信号线提供在第六层L6中，如图所示。
在比较图2与图1时，即使不考虑用于低速信号的最下层信号布线层L6，图2中的接地层的数量也多出一个，并且相应地抑制了厚度的减小。
根据本实施例，如果在上述构造中满足了信号线设置的要求，尽管层数为最小、即四层，并且将信号线层分配到两层，但信号之间的串扰可得到抑制。此外，甚至在多个半导体集成电路同时执行布线电位转变(信号转换)，例如输出时，因为电源线和接地线的阻抗很低，所以噪声被迅速消除，并且获得所希望的特性。而且，提供两个信号线层，并且是安装表面侧上的外层。因此，高速信号线可以高密度安装。结果，能够实现以下优秀的小层叠布线板。具体地讲，这个层叠的布线板具有最小的四层结构和小厚度。另外，它允许减小层叠的布线板的面积，并且不会抑制LSI的高速性能。
<2.第二实施例>
图3示出了第二实施例的层叠布线板的示意性布线结构图。尽管图3仅示出六个布线层，但是绝缘层(未示出)插入在各布线层之间。
如图3所示，这个层叠的布线板2包括四个布线层和各层之间的三个绝缘层(未示出)，四个布线层从上层侧开始由符号L1、L2、L3和L4表示，并且结构对应于“四层布线单元”。
具体地讲，从最上层开始，堆叠第二信号布线层L1、第一信号布线层L2、接地层L3和电源层L4。
上述构造与上述第一实施例的构造相同，并且上述的“信号线设置的要求”和可增加的“信号线宽度的要求”可应用于这种构造。因为四层L1至L4的构造与第一实施例的构造相同，所以这里省略其描述。
在本实施例中，进一步增加两个布线层。
如图3所示，另一个接地层L5(第二接地层)设置为直接在电源层L4下。所希望的是接地层L5和电源层L4之间的绝缘层(未示出)的厚度设定为尽可能小，类似于接地层L3和电源层L4之间的绝缘层。这强化了电源层和接地层之间的耦合，并且可相应地降低阻抗。
此外，第三信号布线层L6通过绝缘层(未示出)的间隔设置在接地层L5下。在本实施例中，该第三信号布线层L6用作后表面布线层。
所希望的是，第三信号布线层L6的布线宽度也设定为大于第一信号布线层L2的布线宽度，并且使阻抗在50Ω至70Ω的范围内。
在上述的第一实施例中，如果将上面的两层分配为用于高速信号线的层，则设置低速信号线的空间通常是没有的。即使有设置低速信号线的空间，当希望防止低速信号线受到高速信号线的意外、频繁的电位转换影响时，第三信号布线层L6也可提供在后表面侧，并且用作用于低速信号线的层，如同本实施例中这样。在此情况下，接地层L5提供为相邻于第三信号布线层L6作为其接地层。
在低速信号线的情况下，即使在阻抗上有某些增加时，即在表面侧上经由贯穿通路从LSI等有连接电阻和连接电感时，对低速信号线的特性上的影响很小。因此，低速信号线可以这样的方式设置在远离安装表面的后表面侧。在双侧安装的情况下，采用低速信号线的IC、LSI等可设置在后表面侧。在任何情况下，高速信号线被分配到靠近主安装表面的上侧外层，并且低速信号线被分配到远离主安装表面的下侧外层。
[第二比较示例]
图4示出了第二比较示例，其中接地层提供为相邻于每个高速信号线层。
在图4所示的层叠的布线板2A中，第五层L5是电源层，并且将耦合到电源层的接地层提供为L4。此外，根据接地层必需提供为相邻于高速信号布线层的设计思想，接地层L2设置为紧邻包括时钟信号(CLK)布线的第二信号布线层L1。根据相同的设计思想，包括数据信号(例如，DQ信号)布线的第一信号布线层L3设置为下一层(第三顶层)，并且接地层L4设置为直接在第一信号布线层L3下的第四顶层。
如果为低速信号增加两层信号线，则该信号线提供在第六层L6和第八层L8中，如图中所示，并且它们之间的第七层为接地层。
在比较图4和图3时，因为只有一层被看作用于低速信号的信号布线层L6，所以在图4中接地层的数量多出至少一个，并且相应地抑制了厚度上的减小。
本实施例也提供与第一实施例相同的有益效果。
作为四层布线单元的与第一实施例相同的有益效果，如果满足了信号线设置的要求，尽管层数为最小、即四层，并且将信号线层分配到两层，但信号之间的串扰可得到抑制。此外，甚至在多个半导体集成电路同时执行布线电位转变(信号转换)，例如输出时，因为电源线和接地线的阻抗很低，所以噪声被迅速消除，并且获得所希望的特性。而且，提供两个信号线层，并且是安装表面侧上的外层。因此，高速信号线可以高密度安装。结果，能够实现以下优秀的小层叠布线板。具体地讲，这个层叠的布线板具有最小的四层结构和小厚度。另外，它允许减小层叠的布线板的面积，并且不会抑制LSI的高速性能。
除了这些有益效果外，在第二实施例中，接地层L5和第三信号布线层L6进一步堆叠在后表面侧。因此，当需要设置低速信号线时，在保持减小的厚度和尺寸的情况下，可另外设置信号线，而不影响高速信号线的设置。
在上述的第一和第二实施例中，当数据驱动频率为10至200MHz(在比特率上至多400Mbps)时，可易于获得上述噪声抑制和特性改善的效果。此外，当地址驱动频率为10至100MHz(在比特率上至多200Mbps)时，可易于获得上述噪声抑制和特性改善的效果。因此，所希望的是将本发明应用到执行高速数据转换的装置，例如DDR-SDRAM。
<3.第三实施例>
[电路块]
在本实施例中，将更加详细地限定对于具体装置和信号线的具体设置上述的第一或第二实施例的应用，特别是重叠程度等的要求。
图5是存储器模块的电路框图，其中两个DDR-SDRAM(下文简称为DDR存储器)与控制IC集成在一起，所述控制IC例如为一个存储器插入板上的控制器。
图5所示的存储器模块3具有第一DDR存储器31、第二DDR存储器32、存储控制器33和另一个IC 34。
从存储控制器33到第一DDR存储器31和第二DDR存储器32的每一个，输出时钟信号(CLK)、数据信号(DQ)、数据选通信号(DQS)、地址信号(ADDR)和指令(CMD)。此外，从存储控制器33到另一个IC 34，输出低速控制信号(SIG)，其中低速控制信号(SIG)的速度(驱动频率)低于时钟信号(CLK)、数据信号(DQ)和数据选通信号(DQS)的速度。
在本实施例中，可省去输入低速控制信号(SIG)的另一个IC 34。如果省去另一个IC 34，则可采用如图1所示的第一实施例的层叠布线板的结构。如果存储器模块具有如图5所示的另一个IC 34，则可采用如图3所示的第二实施例的层叠布线板的结构。
[高速信号布线的叠置规则]
下面，将以图5所示的各种信号线为示例描述信号线叠置的具体规则。
图5所示的时钟信号(CLK)、地址信号(ADDR)和指令(CMD)被分配到作为图3所示的最上层的第二信号布线层L1。此外，图5所示的数据信号(DQ)和数据选通信号(DQS)被分配到作为图3所示的第二顶层的第一信号布线层L2。
图6至10示出了尽可能防止重叠或抑制重叠的信号线结合的示例。这些示意图示意性地示出了仅针对信号线平行地设置在上层和下层中的位置布线的位置关系。由图5明显可见，如果在存储控制器33的输出侧以及第一DDR存储器31和第二DDR存储器32的输入侧上很多信号线设置为平行线，则可最小化布线距离。因此，在布线设置为平行线的位置尽可能抑制信号线之间的电容性和电感性耦合，可有效地防止整个板的特性下降。
图6示出了第二信号布线层L1上设置的时钟信号(CLK)线S11和第一信号布线层L2中设置的数据信号(DQ)线S21易于彼此垂直耦合的布线位置。
在第一信号布线层L2中，多个数据信号(DQ)线S21以分隔距离d2的不变间隔设置。此外，第二信号布线层L1的时钟信号(CLK)线S11设置为，通过具有厚度t1的绝缘层的间隔，与数据信号(DQ)线S21的分隔部分相对。为了满足时钟信号(CLK)线S11与数据信号(DQ)线S21不重叠的信号线设置的上述要求，所希望的是，时钟信号(CLK)线S11的布线宽度设定为等于或小于分隔距离d2。
在本发明(第一至第三实施例)中，信号线设置的要求是必需的，而信号线宽度的要求不是必需的。
更希望的是，满足信号线设置的要求，并且也满足信号线宽度的要求。以这种希望的形式，具有相对小宽度的数据信号(DQ)线S21应当彼此分隔一定的距离，该距离等于或大于具有相对大宽度的时钟信号(CLK)线S11的线宽。因此，数据信号(DQ)线S21的间隔宽度(分隔宽度)充分地大于其线宽(布线宽度)。
当信号线以尽可能高的密度设置时，例如由于制造上的变化允许部分信号线彼此重叠，尽管在设计上它们彼此不重叠。本发明中的表述“布线不重叠”是指允许由于制造上的变化而略微重叠。
以上述的方式，确定了数据信号(DQ)线S21的分隔距离d2和布线宽度以及时钟信号(CLK)线S11的分隔距离d1和布线宽度。此外，尽管下层侧的数据信号(DQ)线S21强耦合到直接在其下方的接地层L3，但是接地层L3和远离接地层L3的时钟信号(CLK)线S11之间的耦合控制是重要的。因此，适当设置不需要埋设布线层的上侧绝缘层的厚度t1。
如果存在特性余量，则在此限度内部分信号线可有意地彼此重叠。下面的描述是基于至少时钟信号(CLK)线和数据信号(DQ)线彼此不重叠的前提。
图7示出了第二信号布线层L1上设置的时钟信号(CLK)线S11和第一信号布线层L2中设置的数据选通信号(DQS)线S22易于彼此垂直耦合的布线位置。
在第一信号布线层L2中，多个数据选通信号(DQS)线S22以分隔距离d2的不变间隔设置。同样，优选第二信号布线层L1的时钟信号(CLK)线S11的布线宽度等于或小于分隔距离d2。另外，第二信号布线层L1的时钟信号(CLK)线S11设置为，通过具有厚度t1的绝缘层的间隔，与数据选通信号(DQS)线S22的分隔部分相对。由于这个特征，优选避免时钟信号(CLK)线和数据选通信号(DQS)线二者重叠。然而，因为图6的重叠防止被给予优先，所以在某些情况下发生局部重叠。还是在此情况下，重要的是尽可能地抑制重叠。
为了满足上述要求，确定数据选通信号(DQS)线S22的分隔距离d2和布线宽度以及时钟信号(CLK)线S11的分隔距离d1和布线宽度。此外，尽管下层侧的数据选通信号(DQS)线S22强耦合到直接在其下方的接地层L3，但是接地层L3和远离接地层L3的时钟信号(CLK)线S11之间的耦合控制是重要的。因此，适当设置不需要埋设布线层的上侧绝缘层的厚度t1。
图8示出了第二信号布线层L1上设置的地址信号(ADDR)线S12和第一信号布线层L2中设置的数据信号(DQ)线S21易于彼此垂直耦合的布线位置。
在第一信号布线层L2中，多个数据信号(DQ)线S21以分隔距离d2的不变间隔设置。同样，优选第二信号布线层L1的地址信号(ADDR)线S12的布线宽度等于或小于分隔距离d2。另外，第二信号布线层L1的地址信号(ADDR)线S12设置为，通过具有厚度t1的绝缘层的间隔，与数据信号(DQ)线S21的分隔部分相对。由于这个特征，优选避免地址信号(ADDR)线和数据信号(DQ)线二者重叠。然而，因为图6的重叠防止被给予第一优先，而图7的重叠防止被给予第二优先，所以在很多情况下发生局部重叠。还是在此情况下，重要的是尽可能抑制重叠。
为了满足上述要求，确定数据信号(DQ)线S21的分隔距离d2和布线宽度以及地址信号(ADDR)线S12的分隔距离d1和布线宽度。此外，尽管下层侧的数据信号(DQ)线S21强耦合到直接在其下方的接地层L3，但是接地层L3和远离接地层L3的地址信号(ADDR)线S12之间的耦合控制很重要。因此，适当设置不需要埋设布线层的上侧绝缘层的厚度t1。因为地址信号(ADDR)不是高速信号，所以该厚度t1确定为使得图6和图7的条件分别被给予第一和第二优先。
图9示出了第二信号布线层L1上设置的地址信号(ADDR)线S12和第一信号布线层L2中设置的数据选通信号(DQS)线S22易于彼此垂直耦合的布线位置。
在第一信号布线层L2中，多个数据选通信号(DQS)线S22以分隔距离d2的不变间隔设置。同样，优选第二信号布线层L1的地址信号(ADDR)线S12的布线宽度等于或小于分隔距离d2。另外，第二信号布线层L1的地址信号(ADDR)线S12设置为，通过具有厚度t1的绝缘层的间隔，与数据选通信号(DQS)线S22的分隔部分相对。由于这个特征，优选避免地址信号(ADDR)线和数据选通信号(DQS)线二者重叠。然而，图6的重叠防止被给予第一优先，并且图7的重叠防止被给予第二优先。此外，图8的重叠防止被给予第三优先。因此，很多情况下发生局部重叠。还是在此情况下，重要的是尽可能抑制重叠。
为了满足上述要求，确定数据选通信号(DQS)线S22的分隔距离d2和布线宽度以及地址信号(ADDR)线S12的分隔距离d1和布线宽度。此外，尽管下层侧的数据选通信号(DQS)线S22强耦合到直接在其下方的接地层L3，但是接地层L3和远离接地层L3的地址信号(ADDR)线S12之间的耦合控制是重要的。因此，适当设置不需要埋设布线层的上侧绝缘层的厚度t1。因为地址信号(ADDR)不是高速信号，所以该厚度t1确定为使得图6、图7和图8的条件分别被给予第一、第二和第三优先。
图10示出了第二信号布线层L1上设置的指令(CMD)线S13和第一信号布线层L2中设置的数据信号(DQ)线S21易于彼此垂直耦合的布线位置。
在第一信号布线层L2中，多个数据信号(DQ)线S21以分隔距离d2的不变间隔设置。同样，优选第二信号布线层L1的指令(CMD)线S13的布线宽度等于或小于分隔距离d2。另外，第二信号布线层L1的指令(CMD)线S13设置为，通过具有厚度t1的绝缘层的间隔，与数据信号(DQ)线S21的分隔部分相对。由于这个特征，优选避免指令(CMD)线和数据信号(DQ)线二者重叠。然而，图6的重叠防止被给予第一优先，并且图7的重叠防止被给予第二优先。此外，图8的重叠防止被给予第三优先，并且图9的重叠防止被给予第四优先。因此，很多情况下发生局部重叠。还是在此情况下，重要的是尽可能抑制重叠。
为了满足上述要求，确定数据信号(DQ)线S21的分隔距离d2和布线宽度以及指令(CMD)线S13的分隔距离d1和布线宽度。此外，尽管下层侧的数据信号(DQ)线S21强耦合到直接在其下方的接地层L3，但是接地层L3和远离接地层L3的指令(CMD)线S13之间的耦合控制是重要的。因此，适当设置不需要埋设布线层的上侧绝缘层的厚度t1。因为指令(CMD)不是高速信号，所以该厚度t1确定为使得图6、图7、图8和图9的条件分别被给予第一、第二、第三和第四优先。
如上所述，在本实施例中，示出了上述第二实施例的具体示例。
此外，限定了具体布线名称和最优先顺序，以设定尽可能低的重叠程度。
下面，将描述在层堆叠方向上布线之间的距离的所希望范围。
在此描述之前，首先，将布线之间的距离定义为“层间厚度”。例如，在图6中，第一信号布线层L2的厚度可设定为等于数据信号(DQ)线S21的厚度。在此情况下，绝缘层的厚度t1是“层间厚度”。另一方面，如果薄绝缘层(厚度为α)存在于数据信号(DQ)线S21和具有厚度t1的绝缘层之间，如图6所示，则(t1+α)为层间厚度。这个定义也类似地应用于图7至图10，其信号线名称相应地替换。
在图6至图10中，绝缘层(未示出)存在于接地层L3和第一信号布线层L2之间。接地层L3和第一信号布线层L2之间的“层间厚度”也指从接地层L3的导电层表面到信号线(例如，图6中的数据信号(DQ)线S21)的下表面的距离，不考虑是否进一步插入薄绝缘层。
层堆叠方向上布线之间的距离的希望范围根据时钟信号或数据信号的驱动频率(在下文，数据驱动频率)而改变。另外，特别是在图8和图9的情况下，层堆叠方向上布线之间的距离的希望范围根据地址驱动频率而改变。
这里，假设数据驱动频率为10至200MHz(比特率上至多400Mbps)。此外，假设地址驱动频率为10至100MHz(比特率上至多200Mbps)。
在这些频率的条件下，作为从保持在接地电位的接地层L3的导电层的最上层表面到第一信号布线层L2中的数据信号(DQ)线S21或数据选通信号(DQS)线S22的下表面的距离，65μm至100μm的距离是希望的。换言之，作为从接地层L3到第一信号布线层L2的层间厚度，65μm至100μm的厚度是希望的。
此外，在频率的上述条件下，作为从保持在接地电位的接地层L3的导电层的最上层表面到第二信号布线层L1上的时钟信号(CLK)线、地址信号(ADDR)线或指令(CMD)线的下表面的距离，150μm至190μm的距离是希望的。在此情况下的距离取决于从接地层L3到第一信号布线层L2的层间厚度以及第一信号布线层L2的布线厚度。这个范围的下限(150μm)等于，当从接地层L3到第一信号布线层L2的层间厚度以及第一信号布线层L2与第二信号布线层L1之间的层间厚度的每一个设定为65μm，并且第一信号布线层L2的布线厚度设定为20μm时的距离。这个范围的上限(190μm)通过将每个层间厚度设定为大于65μm且将第一信号布线层L2的布线厚度设定为大于20μm而获得。
下面，将描述图6至图10的条件应用的优先顺序。
在上面的描述中，图6的条件给予第一优先并且图7的条件给予第二优先是必需的。然而，可以颠倒图8和图9的条件的优先顺序。图10的条件被给予最低优先。
这是DDR-SDRAM作为示例的确定优先顺序的方法。然而，作为尽可能防止与具有最高驱动频率的信号线(诸如时钟信号(CLK)线)重叠的布线，具有高驱动频率且易于具有抖动变化的布线被给予优先。如果存在具有相同驱动频率的布线，则最后输出数据信号的数据线被给予优先，以保持数据信号的高质量。
上面描述了微带结构，其中对于单一接地层设置两个信号布线层。然而，也可改变该结构为这样的带结构，该结构通过在图1的结构中在第二信号布线层L1的上表面侧上，即与第一信号布线层L2相反的一侧上增加另一个接地层L0而获得，以由接地层L0和L3夹着两个信号布线层。在此情况下，例如，通过绝缘层的间隔，元件安装布线层可提供在接地层L0的上侧或者在电源层L4的下侧。
类似地，带结构可通过在图3的结构中在第二信号布线层L1的上表面侧上，即与第一信号布线层L2相反的一侧上增加另一个接地层L0而形成。第三信号布线层L6的侧面可为如图3所示。作为选择，通过绝缘层的间隔，接地层L7可进一步加在第三信号布线层L6的下侧。
根据本实施例，布线的高密度安装以这样的方式执行，使得根据这样的原则尽可能抑制布线重叠。因此，可以用最小的必需板面积和较小的层数分配包括高速信号线的布线。
这可防止这样的问题，在电源和接地上添加由于同时驱动多个高速IC引起的同时转换噪声(SSO)，以及在诸如DDR存储器接口板的高速IF LSI模块中经由这些公用层在高速信号中发生抖动，并且可抑制高速信号线之间的串扰。
此外，通过减少板层数可实现成本下降。而且，通过提高布线密度减小板尺寸可实现成本下降。
本申请包含2011年2月7日提交日本专利局的日本优先权专利申请JP2011-023723中公开的相关主题，其全部内容通过引用结合于此。
本领域的技术人员应当理解的是，在所附权利要求或其等同方案的范围内，根据设计需要和其它因素，可以进行各种修改、结合、部分结合和替换。

Claims (8)

1.一种层叠的布线板，包括：
多个布线层，构造为通过所述层之间的绝缘层的间隔而堆叠，并且具有四层布线单元，所述四层布线单元通过以所述层之间的绝缘层为间隔从层堆叠方向的一侧到所述层堆叠方向的另一侧依次设置电源层、接地层、第一信号布线层以及第二信号布线层而获得，电源电压供应到所述电源层，接地电位供应到所述接地层，
其中所述第一信号布线层和所述第二信号布线层中的一个包括数据信号线，并且所述第一信号布线层和所述第二信号布线层中的另一个包括时钟信号线，并且
所述数据信号线和所述时钟信号线设置为至少在两条线设置为平行线的位置处在垂直于所述层堆叠方向的视图上避免彼此重叠。
2.根据权利要求1所述的层叠的布线板，
其中相对远离所述接地层的所述第二信号布线层的信号布线宽度大于相对靠近所述接地层的所述第一信号布线层的信号布线宽度。
3.根据权利要求2所述的层叠的布线板，
其中从更靠近所述电源层的一侧，在所述电源层的与所述接地层相反的一侧上，依次设置绝缘层、第二接地层、绝缘层和第三信号布线层。
4.根据权利要求3所述的层叠的布线板，
其中所述第三信号布线层的信号布线宽度大于所述第一信号布线层的所述信号布线宽度。
5.根据权利要求3所述的层叠的布线板，
其中所述层叠的布线板是存储器接口板，在所述存储器接口板中由至少一个存储器、存储控制器和另一个电路组成的总计至少三个集成电路安装在所述第二信号布线层的表面上，并且
所述第三信号布线层包括另一个电路的信号线。
6.根据权利要求1所述的层叠的布线板，
其中所述层叠的布线板是存储器接口板，在所述存储器接口板中由至少一个存储器和存储控制器组成的总计至少两个集成电路安装在所述第二信号布线层的表面上。
7.根据权利要求6所述的层叠的布线板，
其中所述存储器的集成电路是双倍数据速率同步动态随机存取存储器，
所述第一信号布线层包括所述双倍数据速率同步动态随机存取存储器的数据信号和数据选通信号每一个的线，
所述第二信号布线层包括所述双倍数据速率同步动态随机存取存储器的时钟信号、地址信号和指令每一个的线，并且
所述数据信号和所述数据选通信号至少之一的线与所述时钟信号的线在所述线彼此平行的位置处在垂直于所述层堆叠方向的视图上彼此不重叠。
8.根据权利要求7所述的层叠的布线板，
其中对于所述数据信号和所述数据选通信号至少之一的线与所述时钟信号的线的第一线对，以及对于所述数据信号的线与所述指令的线的第二线对，允许在所述线彼此平行的位置处在垂直于所述层堆叠方向的视图上所述线对中的两条线的宽度至少部分重叠，并且
所述第二线对中的所述线的重叠程度高于所述第一线对中的所述线的重叠程度。
CN201210020651.8A 2011-02-07 2012-01-30 层叠的布线板 Expired - Fee Related CN102630118B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-023723 2011-02-07
JP2011023723A JP2012164794A (ja) 2011-02-07 2011-02-07 積層配線基板

Publications (2)

Publication Number Publication Date
CN102630118A true CN102630118A (zh) 2012-08-08
CN102630118B CN102630118B (zh) 2017-03-01

Family

ID=46588248

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210020651.8A Expired - Fee Related CN102630118B (zh) 2011-02-07 2012-01-30 层叠的布线板

Country Status (3)

Country Link
US (1) US9060423B2 (zh)
JP (1) JP2012164794A (zh)
CN (1) CN102630118B (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409332A (zh) * 2015-07-29 2017-02-15 瑞萨电子株式会社 电子器件
CN106537311A (zh) * 2014-07-22 2017-03-22 辛纳普蒂克斯公司 用于集成的显示器和输入感测装置的布线
CN106663660A (zh) * 2014-12-24 2017-05-10 瑞萨电子株式会社 半导体装置
CN107845393A (zh) * 2017-10-17 2018-03-27 广东欧珀移动通信有限公司 Ddr信号布线板、印刷电路板以及电子装置
CN108337904A (zh) * 2015-10-02 2018-07-27 三美电机株式会社 光扫描模块和光扫描控制装置
CN109835275A (zh) * 2017-11-27 2019-06-04 丰田自动车株式会社 扁平配线结构
CN110177425A (zh) * 2019-04-16 2019-08-27 百度在线网络技术（北京）有限公司 印刷电路板及印刷电路板层叠设计方法
CN110839314A (zh) * 2018-08-16 2020-02-25 杭州海康威视数字技术股份有限公司 Pcb板
CN111244064A (zh) * 2020-01-19 2020-06-05 比特大陆科技有限公司 半导体芯片、半导体装置和数据处理设备
WO2020237685A1 (zh) * 2019-05-31 2020-12-03 华为技术有限公司 一种芯片以及集成芯片
CN112542441A (zh) * 2019-12-12 2021-03-23 友达光电股份有限公司 集成电路、无线通信卡片及识别记号布线结构
WO2021102740A1 (zh) * 2019-11-27 2021-06-03 庆鼎精密电子（淮安）有限公司 高频传输电路板及其制作方法
CN113906830A (zh) * 2019-06-11 2022-01-07 华为技术有限公司 电路板及电子设备
CN113906830B (zh) * 2019-06-11 2024-04-12 华为技术有限公司 电路板及电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015111360A (ja) * 2013-12-06 2015-06-18 ソニー株式会社 半導体モジュール
JP6409442B2 (ja) * 2014-09-22 2018-10-24 イビデン株式会社 パッケージ基板
JP6280861B2 (ja) * 2014-11-26 2018-02-14 矢崎総業株式会社 平面配索体モジュール
US9811112B2 (en) * 2016-01-18 2017-11-07 Texas Instruments Incorporated Adaptive clock delay compensation
JP2024041144A (ja) 2022-09-14 2024-03-27 京セラドキュメントソリューションズ株式会社 信号処理基板、画像形成装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5003273A (en) * 1989-12-04 1991-03-26 Itt Corporation Multilayer printed circuit board with pseudo-coaxial transmission lines
JP2001223449A (ja) * 2000-02-09 2001-08-17 Toshiba Corp 多層プリント基板
US20050067187A1 (en) * 2003-09-30 2005-03-31 Shou-Kuo Hsu Printed circuit board and interleaving routing scenario thereof
CN1780524A (zh) * 2004-10-07 2006-05-31 三星电子株式会社 多层印刷电路板
CN1825585A (zh) * 2005-02-25 2006-08-30 株式会社瑞萨科技 半导体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6340355A (ja) * 1986-08-05 1988-02-20 Mitsubishi Electric Corp ３次元半導体集積回路
JPH0750710B2 (ja) * 1990-06-06 1995-05-31 富士ゼロックス株式会社 多層配線構造
CA2117413C (en) * 1993-07-30 2006-11-21 Neil Geach Herbicidal isoxazole-4-yl-methanone derivatives
JP2002299840A (ja) 2001-03-30 2002-10-11 Shen Taa Teien Nao Kofun Yugenkoshi 多層回路板
JP2003218541A (ja) 2002-01-24 2003-07-31 Oki Electric Ind Co Ltd Ｅｍｉ低減構造基板
US7088201B2 (en) * 2004-08-04 2006-08-08 Eudyna Devices Inc. Three-dimensional quasi-coplanar broadside microwave coupler
JP2008147499A (ja) * 2006-12-12 2008-06-26 Fujitsu Ltd プリント基板
JP4998028B2 (ja) 2007-03-16 2012-08-15 ソニー株式会社 プリント配線基板
US7692101B2 (en) * 2008-01-09 2010-04-06 Xilinx, Inc. Reduction of jitter in a semiconductor device by controlling printed circuit board and package substrate stackup

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5003273A (en) * 1989-12-04 1991-03-26 Itt Corporation Multilayer printed circuit board with pseudo-coaxial transmission lines
JP2001223449A (ja) * 2000-02-09 2001-08-17 Toshiba Corp 多層プリント基板
US20050067187A1 (en) * 2003-09-30 2005-03-31 Shou-Kuo Hsu Printed circuit board and interleaving routing scenario thereof
CN1780524A (zh) * 2004-10-07 2006-05-31 三星电子株式会社 多层印刷电路板
CN1825585A (zh) * 2005-02-25 2006-08-30 株式会社瑞萨科技 半导体装置

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106537311A (zh) * 2014-07-22 2017-03-22 辛纳普蒂克斯公司 用于集成的显示器和输入感测装置的布线
CN106537311B (zh) * 2014-07-22 2020-04-14 辛纳普蒂克斯公司 显示组件和输入装置
CN106663660B (zh) * 2014-12-24 2019-11-05 瑞萨电子株式会社 半导体装置
CN106663660A (zh) * 2014-12-24 2017-05-10 瑞萨电子株式会社 半导体装置
US10347552B2 (en) 2014-12-24 2019-07-09 Renesas Electronics Corporation Semiconductor device
CN106409332A (zh) * 2015-07-29 2017-02-15 瑞萨电子株式会社 电子器件
CN106409332B (zh) * 2015-07-29 2021-06-08 瑞萨电子株式会社 电子器件
CN108337904A (zh) * 2015-10-02 2018-07-27 三美电机株式会社 光扫描模块和光扫描控制装置
US10654708B2 (en) 2015-10-02 2020-05-19 Mitsumi Electric Co., Ltd. Optical scanner module and optical scanner control apparatus
US11365116B2 (en) 2015-10-02 2022-06-21 Mitsumi Electric Co., Ltd. Optical scanner module and method for fabricating optical scanner module
CN107845393B (zh) * 2017-10-17 2020-07-28 Oppo广东移动通信有限公司 Ddr信号布线板、印刷电路板以及电子装置
CN107845393A (zh) * 2017-10-17 2018-03-27 广东欧珀移动通信有限公司 Ddr信号布线板、印刷电路板以及电子装置
CN109835275A (zh) * 2017-11-27 2019-06-04 丰田自动车株式会社 扁平配线结构
CN110839314A (zh) * 2018-08-16 2020-02-25 杭州海康威视数字技术股份有限公司 Pcb板
CN110177425A (zh) * 2019-04-16 2019-08-27 百度在线网络技术（北京）有限公司 印刷电路板及印刷电路板层叠设计方法
WO2020237685A1 (zh) * 2019-05-31 2020-12-03 华为技术有限公司 一种芯片以及集成芯片
CN113906830A (zh) * 2019-06-11 2022-01-07 华为技术有限公司 电路板及电子设备
CN113906830B (zh) * 2019-06-11 2024-04-12 华为技术有限公司 电路板及电子设备
WO2021102740A1 (zh) * 2019-11-27 2021-06-03 庆鼎精密电子（淮安）有限公司 高频传输电路板及其制作方法
CN114128410A (zh) * 2019-11-27 2022-03-01 庆鼎精密电子（淮安）有限公司 高频传输电路板及其制作方法
US11950357B2 (en) 2019-11-27 2024-04-02 Qing Ding Precision Electronics (Huaian) Co., Ltd Circuit board for transmitting high-frequency signal and method for manufacturing the same
CN114128410B (zh) * 2019-11-27 2024-04-02 庆鼎精密电子（淮安）有限公司 高频传输电路板及其制作方法
CN112542441A (zh) * 2019-12-12 2021-03-23 友达光电股份有限公司 集成电路、无线通信卡片及识别记号布线结构
CN112542441B (zh) * 2019-12-12 2023-05-02 友达光电股份有限公司 集成电路、无线通信卡片及识别记号布线结构
CN111244064A (zh) * 2020-01-19 2020-06-05 比特大陆科技有限公司 半导体芯片、半导体装置和数据处理设备

Also Published As

Publication number Publication date
JP2012164794A (ja) 2012-08-30
US20120201087A1 (en) 2012-08-09
US9060423B2 (en) 2015-06-16
CN102630118B (zh) 2017-03-01

Similar Documents

Publication Publication Date Title
CN102630118A (zh) 层叠的布线板
US10726878B2 (en) Data processing device
US5945886A (en) High-speed bus structure for printed circuit boards
US7745915B2 (en) Semiconductor device
JP4979097B2 (ja) マルチチップモジュール
CN106206555B (zh) 半导体堆叠封装
CN103298241A (zh) 移动平台使用的印刷电路板
CN104519656A (zh) 减少单端互连和总线中的远端串扰
US8022313B2 (en) Circuit board with electromagnetic bandgap adjacent or overlapping differential signals
US20140078702A1 (en) Multilayer printed circuit board
CN102800644A (zh) Ddr信号布线封装基板以及ddr信号布线封装方法
US20110317372A1 (en) Semiconductor device
CN101102641A (zh) 印刷电路板
CN109936912A (zh) 具有旁路电容的电子模块卡
CN101801154B (zh) 电路板
CN102625568A (zh) 具有均衡化串扰的电路互连
CN109997187B (zh) 串扰消除传送桥
CN110071092A (zh) 半导体器件
CN212209482U (zh) Spi闪断存储器
CN211087227U (zh) 一种卡片电脑及其主板
CN107295743B (zh) 一种双层印制电路板及电子设备
CN105868454B (zh) 一种基于a20的嵌入式系统的pcb设计方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170301

Termination date: 20220130